基于vhdl的自動(dòng)售貨機(jī)的設(shè)計(jì)畢業(yè)設(shè)計(jì)(doc畢業(yè)設(shè)計(jì)論文)(參考版)
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【正文】 end one。u8:code25 port map(d=s5,q=Mout_lcd0)。u6:code23 port map(d=s3,q=needed_lcd0)。u4:code21 port map(d=s1,q=paid_lcd0)。u2:code12 port map(b=n,bcd0=s3,bcd1=s4)。begin u0:shouhuojioriginal port map(clk=clk1,coin1=C1,coin5=C5,price2=P2,price3=P3, success=s,failure=f,showmoneyout=showout,paid=p,needed=n,moneyout=mo)。signal p,n,mo:std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code25port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code23port(d:in std_logic_vector(3 downto 0)。q:out std_logic_vector(6 downto 0))。end ponent。ponent code21port(d:in std_logic_vector(3 downto 0)。 bcd1:out std_logic_vector(3 downto 0) )。ponent code13port( b:in std_logic_vector(3 downto 0)。 bcd1:out std_logic_vector(3 downto 0) )。ponent code12port( b:in std_logic_vector(3 downto 0)。 bcd1:out std_logic_vector(3 downto 0) )。ponent code11port( b:in std_logic_vector(3 downto 0)。 moneyout:out std_logic_vector(3 downto 0) )。 failure:out std_logic。 needed:out std_logic_vector(3 downto 0)。 price3:in std_logic。 coin5:in std_logic。architecture one of top isponent shouhuojioriginalport( clk:in std_logic。s,f,showout :out std_logic )。C1,C5,P2,P3:in std_logic。use 。use 。end one。end case。when1001=q=1110011。when0111=q=1110000。when0101=q=1011011。when0011=q=1111001。when0001=q=0110000。end code2。entity code2 isport(d:in std_logic_vector(3 downto 0)。use 。end one。end case。bcd1=0001。bcd1=0001。bcd1=0001。bcd1=0001。bcd1=0001。bcd1=0001。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0000。bcd1=0000。end code1。 bcd0:out std_logic_vector(3 downto 0)。use 。二進(jìn)制譯碼模塊的完整程序如下：Library ieee。end process。end case。q=0。when qf= if q4 then q=q+1。current_state=qf。moneyout=backmoney。 if backmoney0000 then showmoneyout=39。 when qd= success=39。 current_state=qf。139。139。 end if。 end if。 then if q10 then q=q+1。 and coin5/=39。 if coin1/=39。 needed=neededtemp。 end if。 backmoney:=0000。 current_state=qd。 if paidtemp=pricetemp then neededtemp:=0000。 else paidtemp:=paidtemp+5。139。139。139。 end if。 else current_state=qa。139。 end if。 else current_state=qe。 needed=neededtemp。 end if。 else pricetemp:=pricetemp+3。 then pricetemp:=pricetemp+2。 if price2=39。139。139。 if q8 then q=q+1。 needed=neededtemp。 end if。 current_state=qc。 else neededtemp:=pricetemppaidtemp。 neededtemp:=0000。 end if。 then paidtemp:=paidtemp+1。 then if coin1=39。or coin5=39。 when qb=if coin1=39。paid=paidtemp。end if。Elsepricetemp:=pricetemp+3。 then pricetemp:=pricetemp+2。if price2=39。139。139。039。039。needed=0000。moneyout=0000。showmoneyout=39。pricetemp:=0000。neededtemp:=0000。139。beginif clk39。variable backmoney: std_logic_vector(3 downto 0)。begin process(clk)variable paidtemp:std_logic_vector(3 downto 0)。signal current_state :state_type:=qa。end shouhuojioriginal。 showmoneyout:out std_logic。 success:out std_logic。 paid:out std_logic_vector(3 downto 0)。 price2:in std_logic。 coin1:in std_logic。use 。 參考文獻(xiàn)[1] 李仁發(fā)，凌純清，（第二版）. 北京：電子工業(yè)出版社出版. 2007[2] 甘歷 VHDL應(yīng)用于開發(fā)實(shí)踐. 北京：[3] Mark Zwolinski Digital System Design with :Publishing House of Electronics [4]王曉峰．電子設(shè)計(jì)的EDA技術(shù)應(yīng)用[J]．長(zhǎng)春師范學(xué)院學(xué)報(bào)：自然科學(xué)版，2005，24(5)：55—56．[5]DOULOS A．The designer S guide to VHDL[EB／OL]．[2007—06—06]．[6]侯伯亨．VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)[M]．陜西：西安電子科技大學(xué)出版社，1999．東方人華．MAX+PLUS I1入門與提高[M]．北京：清華大學(xué)出版社，2004附錄：系統(tǒng)各功能模塊的實(shí)現(xiàn)：主控模塊的完整程序如下：Library ieee。因此,為了達(dá)到設(shè)計(jì)的預(yù)期效果,在代碼編寫前,應(yīng)做到對(duì)硬件電路心中有數(shù),不能一味地追求代碼的完美,而應(yīng)
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