基于vhdl的自動打鈴設(shè)計畢業(yè)設(shè)計-免費閱讀
【正文】 最后下載到實驗箱后鈴聲響起。同樣的，分計數(shù)器在計時到59分時時計數(shù)器會自動的加1。： 下載設(shè)置最后進行硬件驗證，在試驗箱上，按下模式選擇鍵選擇模式顯示為6，把時鐘clock0短路帽接在1Hz上，觀察數(shù)碼管8的輸出。LED7S的輸出顯示在最左一個數(shù)碼管8上，CLK選擇CLK0，查附錄芯片引腳對照表確定對應(yīng)的每個管腳。在完成單個模塊編譯前先把這個模塊置頂，成為活動窗口，否則就找不到對應(yīng)的模塊，就會出錯。 END IF。 ELSIF (q33=00010010 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。q1=s1。 h1。ARCHITECTURE art OF ring IS SIGNAL q11:STD_LOGIC_VECTOR(7 DOWNTO 0)。打鈴功能模塊的代碼為：LIBRARY IEEE。END PROCESS。039。 WHEN 01=fen=k2。 END IF。 各計數(shù)器的輸入時鐘信號 led1,led2:OUT STD_LOGIC)。END ARCHITECTURE art。 END IF。BEGIN PROCESS(clk) BEGIN IF clk39。、 秒模塊的元器件 分計時模塊的元器件給定輸入信號進行波形仿真得到秒、 秒、分計數(shù)器模塊的輸出仿真波形模塊說明：由仿真波形圖可以看出，當(dāng)秒或分計時到59時，給C一個高電平脈沖，即分或時計時模塊加1，秒或分計時模塊清零后開始重新計時。 ELSE c=39。 IF q11=9 AND q22/=5 THEN q11=0000。 c:OUT STD_LOGIC)。分計數(shù)器模塊電路與秒計數(shù)器模塊電路功能類似，當(dāng)分計時模塊計時到60分的瞬間時計時模塊電路加1，分計時模塊清為零重新進行計時。（4） 顯示模塊是讓時鐘信號在實驗箱上的八個數(shù)碼管上顯示，將打鈴響起的時間顯示在數(shù)碼管上，調(diào)分時對應(yīng)的LED1指示燈亮，按K2鍵可以在數(shù)碼管上看到分在增加。利用IF語句控制打鈴的時間，在規(guī)定的時間內(nèi)到打設(shè)既定的打鈴間隔時間時給出一個30秒的高電平脈沖，讓鈴聲連續(xù)響起。 此外Quartus II對第三方EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方EDA工具。 Quartus II的簡介 Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級， Quartus II 的優(yōu)軟件界面友好，使用便捷，功能強大，是一個完全集成化的可編程邏輯設(shè)計環(huán)境，是先進的EDA工具軟件。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。這種語言的應(yīng)用至少意味著兩種重大的改變：電路的設(shè)計竟然可以通過文字描述的方式完成；電子電路可以當(dāng)作文件一樣來存儲。開始時按下按鍵K1時，此時指示燈LED1變亮，指示燈LED提示系統(tǒng)正處于調(diào)分的狀態(tài)，想調(diào)至幾分時直接按K2按鍵下N就是想要的N分。在論文中，介紹了基于VHDL語言自動打鈴系統(tǒng)的思路，整個系統(tǒng)需包含秒計時模塊、分計時模塊、時計時模塊、校時模塊、打鈴模塊。在Quartus II 開發(fā)環(huán)境中編譯和仿真所設(shè)計的程序，并逐一調(diào)試驗證程序的運行狀況。再次按K1鍵一下后，指示燈LED2處于常亮狀態(tài)，即系統(tǒng)處于調(diào)時狀態(tài)，想要7點即按K2鍵7下即可。隨著現(xiàn)代技術(shù)的發(fā)展,這種語言的效益與作用日益明顯,每年均能夠以超過30%的速度快速成長。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念,內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計庫、模塊化工具等特點，支持原理圖、VHDL、VerilogHDL以及AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺，該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。此外還要增加一個校時模塊，因為時鐘都會存在計時誤差，所以增加一個校時模塊也是為了調(diào)整準(zhǔn)確的時間，功能驗證時也可以調(diào)至鈴聲響起的前一分鐘，檢測打鈴功能是否正確。同樣調(diào)時時對應(yīng)的LED2指示燈亮，按K2鍵可以讓時增加。時計時模塊與秒、分計時模塊類似，當(dāng)來自分計時模塊的進位達(dá)到24瞬間，時計數(shù)器模塊清為零，再從零進行計時。END ENTITY second。 q22=q22+39。039。 時計數(shù)器模塊時計數(shù)器模塊為24進制的計數(shù)器，其代碼為：LIBRARY IEEE。EVENT AND clk=39。 IF q22=2 AND q11=3 THEN q22=0000。 時計時模塊采用24進制的計時器模式，： 時計時模塊的仿真波形模塊說明：由仿真波形圖可以看出，當(dāng)時計數(shù)到23時時計數(shù)器模塊清零后，再重新開始從0時計時。 工作模式顯示燈的控制信號END ENTITY jiaoshi。 END IF。shi=39。shi=k2。END ARCHITECTURE art。USE 。 SIGNAL q22:STD_LOGIC_VECTOR(7 DOWNTO 0)。 q22=min2 amp。 PROCESS(clk) BEGIN IF clk39。 ELSIF (q33=00010011 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 END IF。但一定要注意，整個模塊的名一定為TOP，而且每個模塊的名稱一定要用英文命名。 驗證實驗電路圖 選擇好在哪種工作模式下工作和查出各個引腳對應(yīng)的引腳號后進行引腳鎖定，首先選擇Assignments pin。通過試驗箱驗證，本設(shè)計能實現(xiàn)自動打鈴的功能。然后分計數(shù)器清零重新開始分計時。VHDL的強大應(yīng)用功能在以后還需要進一步的去學(xué)習(xí)和掌握，自動打鈴系統(tǒng)的設(shè)計只涉及到了EDA技術(shù)的一小部分，要想學(xué)得更多東西還要去深入的去挖掘。經(jīng)過實驗箱下載驗證后
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