【正文】 對(duì) MAX+PLUSⅡ 軟件的基礎(chǔ)使用方法更加的熟悉，熟練掌握了數(shù)碼管， GW48 EDA 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的基礎(chǔ)使用方法，并加深對(duì) VHDL 基本邏輯電路和狀態(tài)機(jī)電路的綜合設(shè)計(jì)應(yīng)用。接下來(lái)就可以在實(shí)驗(yàn)系統(tǒng)上進(jìn)行實(shí)驗(yàn)驗(yàn)證：按“模式選擇鍵”，使“模式指示”顯示“ 3”，該模式電路結(jié)構(gòu)圖如圖 12 所示 [8]，然后按動(dòng)“鍵 1”、“鍵 4”、“鍵 5”、“鍵 7”、九江學(xué)院大專(zhuān)畢業(yè)論文 31 “鍵 8”輸入相應(yīng)信號(hào)，如果結(jié)果和仿真結(jié)果不一樣，就要根據(jù)流程圖進(jìn)行檢查并修改，直至驗(yàn)證結(jié)果與仿真一致。然后啟動(dòng)仿真操作，結(jié)束后可觀察仿真波形。時(shí)鐘信號(hào)用鼠標(biāo)點(diǎn)時(shí)鐘信號(hào)的“ VALUE”區(qū)域，可以將時(shí)鐘信號(hào)選中。 26 九江學(xué)院大專(zhuān)畢業(yè)論文 27 圖 10 乒乓游戲機(jī)頂層文件連接圖 系統(tǒng)的有關(guān)仿真 （ 1）建立仿真波形文件：選擇菜單“ File”→ “ New”對(duì)話(huà)框中選擇“ Waveform Editor file”，按“ OK”后將出現(xiàn)波形編輯器子窗口。 (1)設(shè)置頂層文件：在編譯系統(tǒng)文件 之前，需要設(shè)置該文件為頂層文件 Project(工程文件 )。 九江學(xué)院大專(zhuān)畢業(yè)論文 23 (5)L0、 L L L L4：代表乒乓球臺(tái)， L2 為球網(wǎng) ， 分別對(duì)應(yīng)發(fā)光二極管的 DD D D D5，分別對(duì)應(yīng)芯片引腳 1 1 1 2 22。其主系統(tǒng)板與芯片板都采用接插式結(jié)構(gòu)，動(dòng)態(tài)電 路結(jié)構(gòu)自動(dòng)切換工作方式，含有可自動(dòng)切換的 12 種實(shí)驗(yàn)電路結(jié)構(gòu)模式。 則低位加 1 ELSE SCOREBL=0000。 SCOREA=SCOREA+1。 則低位加 1 ELSE SCOREAL=0000。 SCOREAH=0000。 USE 。 WHEN OTHERS=TABLELIGHT=00000。 WHEN OTHERS= END CASE。 回到等待開(kāi)球狀態(tài) WHEN BSCORE= 如果 B 勝 INCREASEB=39。 向 B 移動(dòng) END IF。 判為 A 勝 ELSE STATE=BTOA。 球從 B 向 A 方移動(dòng) TABLESTATE=4。 IF((SCOREA =21 ) OR （ SCOREB=21） )THEN如果一方 先得到 21分 STATE=FINALRESULT。 BWIN=39。 SIGNAL TABLESTATE: INTEGER RANGE 0 TO 4。 RESET: IN STD_LOGIC。 圖 7 狀態(tài)機(jī)符號(hào) 14 在本設(shè)計(jì)中， 狀態(tài)機(jī)用兩個(gè)信號(hào)表示狀態(tài) ： STATE 表示當(dāng)前狀態(tài) ， TABLESTATE表示下一個(gè)狀態(tài) 。 END IF。 記錄此鍵值 COUNTER= ‘0’。 END。 鍵盤(pán)的按鍵閉合與釋放瞬間，輸入的信號(hào)會(huì)有毛刺。 WHEN OTHERS=DISPLAY=”0000000”。 WHEN 1=DISPLAY=”0110000”。 用選擇信號(hào)賦值語(yǔ)句描述 ，將綜合成組合邏輯電路 。 本設(shè)計(jì)由譯碼顯示器 、 按鍵去抖 、 狀態(tài)機(jī) /球臺(tái)控制器和記分器等部分所組成 。 圖 2 乒乓游戲機(jī)的組成示意圖 本設(shè)計(jì)中的乒乓游戲機(jī)是由 5 個(gè)發(fā)光二極管代表乒乓球臺(tái) ， 中間的發(fā)光二極管兼作球網(wǎng) ， 用 點(diǎn)亮的發(fā)光二極管按一定方向移動(dòng)來(lái)表示球的運(yùn)動(dòng) 。 （ 6）適配（ Fitting）：利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線(xiàn)等。 圖 1 VHDL 的設(shè)計(jì)流程圖 （ 3）編譯（ Compilation）：編譯器會(huì)對(duì) VHDL 程序進(jìn)行語(yǔ)法檢查，還會(huì)產(chǎn)生用于仿真的一些內(nèi)部信息。 正因?yàn)?VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān) ， 所以 VHDL 設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍 ， 其中包括各種系列的 CPLD、 FPGA 及各種門(mén)陣列器件 。 高效 、 高速完成符號(hào)市場(chǎng)需求的大規(guī)模系統(tǒng)設(shè)計(jì)必須有多人甚至多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn) 。 另外 ， VHDL 強(qiáng)大的“行為描述”能力也使其十分適用于系統(tǒng)級(jí)仿真 。 2 1． VHDL 簡(jiǎn)介 VHDL 是 Very high speed integrated circuit Hardware Description Language 的縮寫(xiě)，即“甚高速集成電路硬件描述語(yǔ)言”，最初由美國(guó) 國(guó)防部和 INTER、 IBM、 TI 公司聯(lián)合開(kāi)發(fā)， 1987 年成為 IEEE 標(biāo)準(zhǔn)，即 IEEE1076 標(biāo)準(zhǔn)（俗稱(chēng) 87 版 VHDL） [1]。 本設(shè)計(jì)由譯碼顯示器 、 記分器 、 狀態(tài)機(jī) /球臺(tái)控制器與按鍵去抖等部分組成 。 關(guān)鍵詞 ： VHDL； GW48； 乒乓游戲機(jī) 關(guān)鍵詞： 寫(xiě)作規(guī)范；排版格式；大專(zhuān)畢業(yè)論文 III Design of table tennis game based on VHDL Abstract VHDL is high speed IC hardware describe language. VHDL already bees the language of normalizing hardware describe that a lot of design automation implement adopts monly at present. The VHDL language function is strong. The face covering is broad, flexibility high and have the very good pragmatism. One main body of the book is designed waits for what part group is acplished owing to that VHDL table tennis game machine, table tennis game machine go to tremble from state machine, marker, decoding display and button. By piling and posing VHDL procedure to every part, then piling, simulate, logic synthesis, logic fitting. Carry out programming time be loaded with finally. Then verification and by GW48 type EDA experiment box, realize table tennis game machine’s fundamental function. Key words: VHDL。 VHDL 語(yǔ)言功能性強(qiáng) ， 覆蓋面廣 ， 靈活性高 ， 具有很好的實(shí)用性 。 VHDL 語(yǔ)言功能性強(qiáng) ， 覆蓋面大 ，靈活性高 ， 具有很好的實(shí)用性 [2]。 球的速度為 移動(dòng) 1 位。 其中，強(qiáng)大的“行為描述”能力使設(shè)計(jì)者可以避開(kāi)具體的器件結(jié)構(gòu) ， 從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng) 。 就目前流行 EDA 工具和 VHDL 綜合器而言 ， 將基于抽象的行為描述風(fēng)格的 VHDL九江學(xué)院大專(zhuān)畢業(yè)論文 3 程序綜合成為具體 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題 ， 只是在綜合與優(yōu)化效率上略有差異 。 反過(guò)來(lái) ， 設(shè)計(jì)者還 可以容易地從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息 ， 返回去修改 VHDL設(shè)計(jì)描述 ，使 之更加完善 。下面對(duì)這個(gè)流程中的步驟進(jìn)行說(shuō)明 [1]： 4 （ 1）系統(tǒng)層次劃分 /畫(huà)出系統(tǒng)框圖（ Hierarchy/Block Diagram）：按照“自頂向下”的設(shè)計(jì)方法對(duì)系統(tǒng)進(jìn)行劃分（確定系統(tǒng)由哪些模塊構(gòu)成，各個(gè)模塊又由哪些子模塊構(gòu)成）。此仿真主要用于檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，不涉及具體器件的硬件特性。 （ 8）下載 CPLD/FPGA（ Programming）：如 果時(shí)序仿真通過(guò)，就可將“適配”時(shí)產(chǎn)生的器件編程文件下載到 CPLD 或 FPGA 中（ FPGA 的編程通過(guò)被稱(chēng)為“配置”）。 若乙方提前擊球或沒(méi)有擊中球 ， 則判乙方失分 ， 甲方的記分牌自動(dòng)加一分 。七段 BCD 碼譯碼器的設(shè)計(jì)，輸出信號(hào) LED7S 的 7 位分別接如圖 4 所示數(shù)碼管的七個(gè)段，高位在左，低位在右 [9]。 DISPLAY: OUT STD_LOGIC_VECTOR (0 TO 6))。 WHEN 6=DISPLAY=”0011111”。 END。 ENTUTY ANTITWITTER IS PORT (CLOCK: IN STD_LOGIC。 此處沿將 15作為無(wú)效值 NUMOUT=15。 END IF。 九江學(xué)院大專(zhuān)畢業(yè)論文 13 圖 6 乒乓游戲機(jī)狀態(tài)轉(zhuǎn)移圖 狀態(tài)機(jī) /球臺(tái)控制程序 狀態(tài)機(jī)是種很重要的時(shí)序電路，也是本設(shè)計(jì)的核心部件 。 RESET 復(fù)位鍵，比賽重新開(kāi)始，記分器清 0 STARTA、 STARTB A 和 B 雙方的開(kāi)始的開(kāi)球鍵 HITA、 HITB A 和 B 雙方的擊球鍵 (可以將其與開(kāi)球鍵合并 ) CLEAR 將記分器清 0(給記分器的控制信號(hào) ) INCREASEA 、 INCREASEB 分別為 A、 B 雙方的加分信號(hào) (給記分器的控制信號(hào) ) SCOREAL[3..0]SCOREAH[3..0] SCOREBL[3..0]SCOREBH[3..0] SCOREA、 SCOREB A、 B 雙方的分?jǐn)?shù) (由記分器給出 ) LIGHT[4..0] 接 5 個(gè)發(fā)光二極管 AWIN、 BWIN 分別接發(fā)光二極管，表示 A 或 B 方勝出 狀態(tài)機(jī)的程序如下 ： LIBRARY IEEE。 AWIN, BWIN: OUT STD_LOGIC)。139。039。 A 方第一個(gè)燈點(diǎn)亮 ELSE IF STARTB=39。 WHEN ATOB= 球從 A 向 B 移動(dòng)的過(guò)程 IF HITB=39。139。 WHEN ASCORE= 如果 A 勝 INCREASEA=39。 表示 A 方勝出的燈亮 ELSE BWIN=39。 WHEN 2=TABLELIGHT=00100。 END PROCESS。 BEGIN PROCESS (CLK， CLEAR) IS BEGIN IF CLEAR=39。 ELSIF FALLING_EDGE (CLK) THEN IF INCREASEA=39。 否則高位、低位都清 0 SCOREAH=0000。 當(dāng)?shù)臀粸?9，則清 0 SCOREBH=SCOREBH+1。 END。 (2)RESET：復(fù)位鍵，對(duì)應(yīng)實(shí)驗(yàn)箱的鍵 1，對(duì)應(yīng)芯片的引腳