基于vhdl語(yǔ)言實(shí)現(xiàn)數(shù)字電子鐘的設(shè)計(jì)-免費(fèi)閱讀
【正文】 最后在老師和同學(xué)的幫助下，終于完成了數(shù)字鐘的設(shè)計(jì)。八．EDA設(shè)計(jì)心得： 從這次EDA設(shè)計(jì)中，可以看我們的動(dòng)手能力還有待提高。： 時(shí)鐘輸入信號(hào)秒模塊時(shí)模塊分模塊分頻模塊8段數(shù)碼管顯示時(shí)間設(shè)置模塊進(jìn)位進(jìn)位報(bào)時(shí)模塊顯示模塊置數(shù)/位選七．系統(tǒng)的仿真調(diào)試。 when 7=Disp_Decode=00000111。 end process。 end case。 process(SEG_SEL) 顯示排序 begin case (SEG_SEL+1) is when 111=Disp_Temp=HOUR10。 if (count = 10) then if (count =00) then lamp = 001 。 elsif(MIN10=0 and MIN1=0 and SEC10=0 and SEC1=0) then SPK=Music_Count(1)。 process(Clk) 整點(diǎn)報(bào)時(shí) begin if(Clk39。 else MIN1=MIN1+1。 if(HOUR1=9) then HOUR1=0。 else MIN10=MIN10+1。 elsif(HOUR10=2 and HOUR1=3) then HOUR1=0。 HOUR10=0。 Clk1Hz=Clk_Count1(13)。 begin process(Clk) 產(chǎn)生1Hz 時(shí)鐘的分頻計(jì)數(shù)器 begin if(Clk39。 signal SEC1,SEC10 : integer range 0 to 9。 復(fù)位輸入 S1,S2 : in std_logic。編碼和掃描可參照“實(shí)驗(yàn)四”。Daout為秒計(jì)數(shù)。所以也不采用了LED數(shù)碼管作為顯示。：（1） 時(shí)間計(jì)數(shù)模塊。，六進(jìn)制，二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。1]筆者詳細(xì)介紹在QUARTUS II軟件環(huán)境下開(kāi)發(fā)基于VHDL語(yǔ)言數(shù)字鐘的設(shè)計(jì)。10總成績(jī)采用等級(jí)評(píng)分標(biāo)準(zhǔn)，分為優(yōu)、良、中、及格、不及格五個(gè)等級(jí)。指導(dǎo)教師評(píng)語(yǔ)： 簽 名： 年 月 日基于VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字電子鐘的設(shè)計(jì)［摘要］：VHDL的英文全名是VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于1982年。一．設(shè)計(jì)要求：設(shè)計(jì)內(nèi)容選用合適的可編程邏輯器件及外圍電子元器件，設(shè)計(jì)一個(gè)數(shù)字電子鐘，利用EDA軟件（QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計(jì)輸入可采用VHDL硬件描述語(yǔ)言輸入法）和原理圖輸入法，并下載到EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，連接外圍電路，完成實(shí)際測(cè)試。，及編碼。分秒計(jì)數(shù)模塊計(jì)數(shù)為60計(jì)數(shù)，時(shí)計(jì)數(shù)模塊為12計(jì)數(shù)。采用LCD液晶顯示屏,液晶顯示屏的顯示功能強(qiáng)大,可顯示文字,圖形,顯示多樣,清晰可見(jiàn),所以在此設(shè)計(jì)中采用LCD液晶顯示屏。（2）分計(jì)數(shù)模塊： 分計(jì)數(shù)為分計(jì)數(shù)模塊。3．揚(yáng)生器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生。 時(shí)間調(diào)節(jié)輸入 SPK : out std_logic。 signal MIN1,MIN10 : integer range 0 to 9。event and Clk=39。 process(Clk1Hz,Rst)
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