基于vhdl語言實現(xiàn)數(shù)字電子鐘的設計-wenkub.com
2025-06-24 18:48 本頁面
【正文】 EDA技術有著非常好的發(fā)展前景，是進幾年電子工業(yè)的發(fā)展趨向，中國的EDA行業(yè)發(fā)展十分迅速，有著很大的潛力。但在學習過程中，也遇到了很多困難，由于剛剛學習EDA不久，所以很多細節(jié)內容都不是很了解，尤其時VHDL語言的運用。從實踐中發(fā)現(xiàn)問題，分析問題，解決問題在這次設計中很大的體現(xiàn)出來，提高了我們的能力和自信。當時間到整點時會有十秒報時，按動停止鍵停止報時，不按此鍵時自動到十秒后停止報時。外部需接2個不同頻率的時鐘信及幾上升沿按鍵，并接揚聲器和不許譯碼器的數(shù)碼管。 end process。 when 9=Disp_Decode=01101111。 when 5=Disp_Decode=01101101。 when 1=Disp_Decode=00000110。 Display=Disp_Decode。 process(Clk) 掃描累加 begin if(Clk39。 when 001=Disp_Temp=SEC10。 when 101=Disp_Temp=10。 end if。 elsif(count=10) then lamp = 100 。 process(clk1Hz) LED燈 begin lam=lamp。039。039。139。 end if。 else SEC10=SEC10+1。 else MIN10=MIN10+1。 elsif(HOUR10=2 and HOUR1=3) then HOUR1=0。 if(MIN1=9) then MIN1=0。 else MIN1=MIN1+1。) then 調節(jié)分鐘 if(MIN1=9) then MIN1=0。 else HOUR1=HOUR1+1。) then 調節(jié)小時 if(HOUR1=9) then HOUR1=0。event and Clk1Hz=39。 MIN10=0。039。 end if。139。 signal count : std_logic_vector(1 downto 0)。 signal HOUR1,HOUR10 : integer range 0 to 9。 architecture behave of daclk is signal Disp_Temp : integer range 0 to 15。 揚聲器輸出 Display : out std_logic_vector(7 downto 0)。 entity daclk is port( Clk : in std_logic。六．實驗源程序及流程圖:（VHDL）library ieee。在接近整數(shù)時間能提供報時信號。Clk作為分脈沖，接second模塊的enmin,reset用于復位，sethour
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