【正文】 結束語： 通過此次課程設計，讓我對EDA這門技術有了更深的體會，并更好的學會了使用QuartusⅡ軟件進行硬件設計。 when others=Disp_Decode=00000000。139。 else count = 00。 if(MIN10=5 and MIN1=9 and SEC10=5) then if((SEC1 MOD 2)=0) then SPK=Music_Count(2)。 else HOUR1=HOUR1+1。 elsif(S2=39。 SEC10=0。 signal Clk1Hz : std_logic。 use 。送數(shù)及六選一選擇器模塊依次將秒分時數(shù)送往譯碼模塊譯碼，同時產生掃描信號用于數(shù)碼管掃描顯示。：數(shù)字系統(tǒng)的設計采用自頂向下、由粗到細, 逐步分解的設計方法, 最頂層電路是指系統(tǒng)的整體要求, 最下層是具體的邏輯電路的實現(xiàn)。此后VHDL在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。隨著基于PLD的EDA技術的發(fā)展和應用領域的擴大與深入，EDA技術在電子信息、通信、自動控制及計算機應用等領域的重要性日益突出。自頂向下的設計方法將一個復雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進行設計描述, 并且應用EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化, 門級電路的布局, 再下載到硬件中實現(xiàn)設計。整點報警在整點時刻將秒脈沖信號送揚聲器聲音報警。 use 。 signal Music_Count : std_logic_vector(2 downto 0)。 MIN1=0。039。 end if。 else SPK=39。 end if。) then SEG_SEL=SEG_SEL+1。 end case。 此次課程設計時基于VHDL語言進行的數(shù)字鐘設計，在課程設計時，我逐漸掌握了VHDL語言的語句及語法等的使用。同時，成功與團隊合作十分不開的。 when 10=Disp_Decode=01000000。event and Clk=39。 end if。) then Music_Count=Music_Count+1。 HOUR10=0。 end if。) then 系統(tǒng)復位 SEC1=0。 signal Clk_Count1 : std_logic_vector(13 downto 0)。 use 。各計數(shù)器同時將計數(shù)值送報時模塊和送數(shù)及六選一選擇器模塊。自IEEE公布了VHDL的標準版本，IEEE1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，或宣布自己的設計工具可以和VHDL接口。本文詳細介紹EDA課程設計任務——數(shù)字鐘的設計的詳細設計過程及結果，并總結出心得體會。因此對于數(shù)字鐘來說首先是時分秒的計數(shù)功能，然后能顯示，附帶功能是清零、調整時分。（1）秒計數(shù)模塊： Second模塊為秒計數(shù)模塊。 entity daclk is port( Clk : in std_logic。 signal count : std_logic_vector(1 downto 0)。 MIN10=0。) then 調節(jié)分鐘 if(MIN1=9) then