【正文】 結(jié)束語(yǔ)： 通過(guò)此次課程設(shè)計(jì)，讓我對(duì)EDA這門技術(shù)有了更深的體會(huì)，并更好的學(xué)會(huì)了使用QuartusⅡ軟件進(jìn)行硬件設(shè)計(jì)。 when others=Disp_Decode=00000000。139。 else count = 00。 if(MIN10=5 and MIN1=9 and SEC10=5) then if((SEC1 MOD 2)=0) then SPK=Music_Count(2)。 else HOUR1=HOUR1+1。 elsif(S2=39。 SEC10=0。 signal Clk1Hz : std_logic。 use 。送數(shù)及六選一選擇器模塊依次將秒分時(shí)數(shù)送往譯碼模塊譯碼，同時(shí)產(chǎn)生掃描信號(hào)用于數(shù)碼管掃描顯示。：數(shù)字系統(tǒng)的設(shè)計(jì)采用自頂向下、由粗到細(xì), 逐步分解的設(shè)計(jì)方法, 最頂層電路是指系統(tǒng)的整體要求, 最下層是具體的邏輯電路的實(shí)現(xiàn)。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。隨著基于PLD的EDA技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。自頂向下的設(shè)計(jì)方法將一個(gè)復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進(jìn)行設(shè)計(jì)描述, 并且應(yīng)用EDA 軟件平臺(tái)自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化, 門級(jí)電路的布局, 再下載到硬件中實(shí)現(xiàn)設(shè)計(jì)。整點(diǎn)報(bào)警在整點(diǎn)時(shí)刻將秒脈沖信號(hào)送揚(yáng)聲器聲音報(bào)警。 use 。 signal Music_Count : std_logic_vector(2 downto 0)。 MIN1=0。039。 end if。 else SPK=39。 end if。) then SEG_SEL=SEG_SEL+1。 end case。 此次課程設(shè)計(jì)時(shí)基于VHDL語(yǔ)言進(jìn)行的數(shù)字鐘設(shè)計(jì)，在課程設(shè)計(jì)時(shí)，我逐漸掌握了VHDL語(yǔ)言的語(yǔ)句及語(yǔ)法等的使用。同時(shí)，成功與團(tuán)隊(duì)合作十分不開(kāi)的。 when 10=Disp_Decode=01000000。event and Clk=39。 end if。) then Music_Count=Music_Count+1。 HOUR10=0。 end if。) then 系統(tǒng)復(fù)位 SEC1=0。 signal Clk_Count1 : std_logic_vector(13 downto 0)。 use 。各計(jì)數(shù)器同時(shí)將計(jì)數(shù)值送報(bào)時(shí)模塊和送數(shù)及六選一選擇器模塊。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱87版）之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。本文詳細(xì)介紹EDA課程設(shè)計(jì)任務(wù)——數(shù)字鐘的設(shè)計(jì)的詳細(xì)設(shè)計(jì)過(guò)程及結(jié)果，并總結(jié)出心得體會(huì)。因此對(duì)于數(shù)字鐘來(lái)說(shuō)首先是時(shí)分秒的計(jì)數(shù)功能，然后能顯示，附帶功能是清零、調(diào)整時(shí)分。（1）秒計(jì)數(shù)模塊： Second模塊為秒計(jì)數(shù)模塊。 entity daclk is port( Clk : in std_logic。 signal count : std_logic_vector(1 downto 0)。 MIN10=0。) then 調(diào)節(jié)分鐘 if(MIN1=9) then