基于vhdl語(yǔ)言實(shí)現(xiàn)數(shù)字電子鐘的設(shè)計(jì)-在線(xiàn)瀏覽
2025-08-14 18:48本頁(yè)面
【正文】 gic。 揚(yáng)聲器輸出 Display : out std_logic_vector(7 downto 0)。 八段碼管掃描驅(qū)動(dòng) lam :out std_logic_vector(2 downto 0) )。 architecture behave of daclk is signal Disp_Temp : integer range 0 to 15。 signal SEC1,SEC10 : integer range 0 to 9。 signal HOUR1,HOUR10 : integer range 0 to 9。 signal Clk1Hz : std_logic。 signal count : std_logic_vector(1 downto 0)。 begin process(Clk) 產(chǎn)生1Hz 時(shí)鐘的分頻計(jì)數(shù)器 begin if(Clk39。139。 else Clk_Count1=00000000000001。 end if。 Clk1Hz=Clk_Count1(13)。039。 SEC10=0。 MIN10=0。 HOUR10=0。event and Clk1Hz=39。) then if(S1=39。) then 調(diào)節(jié)小時(shí) if(HOUR1=9) then HOUR1=0。 elsif(HOUR10=2 and HOUR1=3) then HOUR1=0。 else HOUR1=HOUR1+1。 elsif(S2=39。) then 調(diào)節(jié)分鐘 if(MIN1=9) then MIN1=0。 else MIN10=MIN10+1。 else MIN1=MIN1+1。 elsif(SEC1=9) then SEC1=0。 if(MIN1=9) then MIN1=0。 if(HOUR1=9) then HOUR1=0。 elsif(HOUR10=2 and HOUR1=3) then HOUR1=0。 else HOUR1=HOUR1+1。 else MIN10=MIN10+1。 else MIN1=MIN1+1。 else SEC10=SEC10+1。 else SEC1=SEC1+1。 end if。 process(Clk) 整點(diǎn)報(bào)時(shí) begin if(Clk39。139。 if(MIN10=5 and MIN1=9 and
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號(hào)-1