【正文】 及穩(wěn)定。因此，這種振蕩電路輸出的是準確度極高的信號。 本 科 畢 業(yè) 設(shè) 計 第 8 頁 共 42 頁 分頻器電路 由數(shù)字鐘的晶體振蕩器輸出頻率較高，為了得到 1Hz的秒脈沖輸入，需要對振蕩器的輸出信號進行分頻。例如，將 32767Hz的振蕩信號分頻為 1Hz的分頻倍數(shù)為 32767（ 152 ），即實現(xiàn)該分頻功能的計數(shù)器相當于 15極二進制計數(shù)器。CD4060在數(shù)字集成電路中可實現(xiàn)的分頻次 數(shù)最高，而且 CD4060還包含振蕩電路所需的非門，是用更為方便。如圖 32（ 2） 所示?！懊搿?、“分” 、“時” 計數(shù)器為 60 秒為 1 分、 60 分為 1 小時、 24 小石英晶體 振蕩電路 分頻電路 秒信號 圖 32（ 1） 秒信號產(chǎn)生電路框圖 本 科 畢 業(yè) 設(shè) 計 第 9 頁 共 42 頁 時為 1 天的計數(shù)周期，分別組成兩個六十進制（秒、分）、一個二十四進制（時）的計數(shù)器。六十進制計數(shù)器和二十四進制計數(shù)器均可由雙 BCD加法器 CC4518 組成。選取 CC4518 和與非門CC451采用反饋復位法構(gòu)成的六十進制和二十四進制加法計數(shù)器電路分別見圖 32（ 3）和圖 32（ 4） 所示。因為：當4Q , 1Q 不同時為 1， Y 為 1； 當 4Q , 1Q 同時為 1 時， Y為 0，同時計數(shù)器到 9后自動清零，這時 Y 又變?yōu)?1，即出現(xiàn)了一個上升沿。 (b) 二十四進制計數(shù) 器的接法 個位為十進制計數(shù)器，當計數(shù)器計數(shù)到 24 時，即十位為 0010，個位為 0100 時，同時清零，達到了二十四進制計數(shù)器的目的，即高位的 2Q ,低位的 3Q 送入與非門做清零信號，如圖 32（ 4） 二十四進制計數(shù)器。在 圖 32（ 3） 中，將 2Q3 和 2Q2 相與后接至 CR端，構(gòu)成了六十進制計數(shù)器，在圖 32（ 4） 中，將 2Q2和 1Q3 相與后接至 CR 端構(gòu)成了二十四進制計數(shù)器。 各功能模塊中用到的門電路可以采用 4011（四 2 輸入與非門）來實現(xiàn)，其外部引線排列見圖 32（ 6） 所示。 CP Q1 Q2 Q3 Q4 2EN(1Q4) 1 0 1 1 圖 32（ 5） 計數(shù)器狀態(tài) 0 本 科 畢 業(yè) 設(shè) 計 第 11 頁 共 42 頁 譯碼顯示電路 數(shù)碼管是數(shù)碼顯示器的俗稱。譯碼和數(shù)碼顯示電路是將數(shù)字鐘和計時狀態(tài)直觀清晰地反映出來，被人們的視覺器官所接受。在譯碼顯示電路輸出的驅(qū)動下，顯示出清晰、直觀的數(shù)字 信 號。半導體數(shù)碼管有共陽極和共陰極兩種類型。共陰極數(shù)碼管與共陽極數(shù)碼管相反，七個發(fā)光二極管的陰極接在一起，而陽極是獨立的。共陰極數(shù)碼管則需輸出高電平有效地譯碼去驅(qū)動。這就需要將計 數(shù)器的狀態(tài)進行譯碼并將其顯示出來。每組（四個）輸出的計數(shù)狀態(tài)都按 BCD代碼以高低電平來表現(xiàn)。七段顯示數(shù)碼管的外部引線排列見 圖 32（ 7）和 32（ 8） 。 14 13 12 11 10 9 8 CC4011 1 2 3 4 5 6 7 VDD 4B 4A 4Y 3Y 3B 3A 1A 1B 1Y 2Y 2A 2B VSS 圖 32（ 6） CC4011 引線排列 本 科 畢 業(yè) 設(shè) 計 第 12 頁 共 42 頁 圖 32（ 7）譯碼器外引線排列 圖 32（ 8） 二極管示意圖 圖 32（ 9） 譯碼顯示器和顯示數(shù)碼管 校時電路 實際的數(shù)字鐘表電路由于秒信號的精確性不可能做到完全（絕對）準確無誤，加之電路中其他原因，數(shù)字鐘總會產(chǎn)生走時誤差的現(xiàn)象。 整點報時電路 數(shù)字鐘整點報時是最基本的功能之一。 本 科 畢 業(yè) 設(shè) 計 第 13 頁 共 42 頁 4 電路的軟件設(shè)計 程序的流程圖 VHDL 語言進行電路設(shè)計的最大優(yōu)點是其與工藝無關(guān)性，只需要根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路，并且，在 EDA 工具的支持下，把邏輯驗證與具體工藝庫相匹配， 為了能更方便、簡單地編程，本設(shè)計先畫出程序的數(shù)據(jù)流向，即流程圖，然后再根據(jù)流程圖來編寫程序。如果 reset 為高 電平，系統(tǒng)可以正常工作，此時，秒從零開始計時，當秒計數(shù)器計滿 60 秒時，輸出秒進 位信號，送計分電路；當分計數(shù)器計滿 60分時，輸出分進位信號，送計時電路：當時計數(shù)器計滿 24 或 12小時后，時、分、秒計數(shù)器同時自動復 0。綜上所述，可以得到如圖 41 所示的流程圖。 CPLD/FPGA 軟件設(shè)計可分為兩大塊：編程語言和編程工具。 編程工具 QuartusⅡ EDA 開發(fā)工具是指以計算機硬件和系統(tǒng)軟件為工作平臺，匯集了計算機圖學、拓撲邏輯學、計算數(shù)學以及人工智能等多種計算機應用學科的最新成果而開發(fā)出來的用于電子系統(tǒng)自動化設(shè)計的應用軟件。如果沒有 EDA 工具的支持，想要完成大規(guī)模、超大規(guī)模集成電路或復雜數(shù)字系統(tǒng)的設(shè)計是不可想象的。與原先的 MAX+PLUSⅡ 相比，它具有更強大的功能，能夠適應更大規(guī)模、更復雜的可編程邏輯器件的開發(fā)。 QuartusⅡ 既可以工作于“ PC+Microsoft Windows 操作系統(tǒng)”或“ PC+Red Hat Linux 操作系統(tǒng)”上，又可以在多種工作站上 運行。 QuartusⅡ 開發(fā)系統(tǒng)的核心 — 編譯器(piler)不僅支持 Altera 公司原來的 MAX 和 FLEX 等系列的可編程邏輯器件，而且還支持 APEX、 Excalibur、 Mercury、 Stratix、 Cyclone 等新的器件系列，提供了一個真正與器件結(jié)構(gòu)無關(guān)的可編程邏輯開發(fā)環(huán)境。 c) 完全集成化。 d) 具有開放的界面。 QuartusⅡ 的 Nativelink 特性使其與其 他符合工業(yè)標準的 EDA 工具之間的聯(lián)系更加緊密，用戶可以直接在QuartusⅡ 開發(fā)環(huán)境中調(diào)用其他的 EDA 工具來完成設(shè)計輸入、綜合、仿真和定時分析等工作。 QuartusⅡ 支持三種 HDL 輸入、包括被列入 IEEE 標準的 VHDL（ 1987 版和 1993 版）和 Verilog HDL（ 1995 版和 2020 版）以及 Altera 公司自己開發(fā)的 AHDL。 QuartusⅡ 提供豐富的庫單元供設(shè)計者調(diào)用，其中包括一些基本的邏輯單元（如邏輯門、觸發(fā)器等）、 74 系列的器件和多種參數(shù)化的邏 輯宏功能 (megafunction)模塊（如乘法器、 FIFO、 RAM 等）。 g) 提供強大的在線幫助。 VHDL 語言 VHDL 的 英 文 全 名 是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982 年。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： (1) VHDL 語言功能強大 , 設(shè)計方式多樣 本 科 畢 業(yè) 設(shè) 計 第 16 頁 共 42 頁 VHDL 語言具有強大的語言結(jié)構(gòu) , 只需采用簡單明確的 VHDL 語言程序就可以描述十分復雜的硬件電路。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電 路的設(shè)計實現(xiàn) , 這是其他硬件描述語言所不能比擬的。 既支持模塊化設(shè)計方法 , 也支持層次化設(shè)計方法。同時， VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。 VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 (4) VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時 , 設(shè) 計人員并不需要首先考慮選擇進行設(shè)計的器件。當硬件電路的設(shè)計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。在設(shè)計過程中 , 設(shè)計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計 , 而是一些模塊的累加。 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進行交流和共享 , 從而減小硬件電路設(shè)計的工作量 , 縮短開發(fā)周期。與一般的標準計數(shù)器不同的是秒、分、時計數(shù)模塊中分別添加了調(diào)節(jié)秒、分和小時的功能，即當 clk 的上升沿到來時，分別調(diào)節(jié) qin的高低電平， 就可達到調(diào)整秒、分、小時的目的。 60進制計數(shù)器的流程圖如圖 43（ 1）： 開 始 rst 0 輸出 0000 0000 clk=1 tem1 1001 秒低位變?yōu)?0 tem2 0101 秒高位變?yōu)?0，向分個位進一 秒高位自動加一，不向分進位 其它 其它 秒低位自動加一 tem1的值賦給秒低位， tem2 的值賦給秒高位 結(jié) 束 圖 43（ 1） 60 進制計數(shù)器流程圖 本 科 畢 業(yè) 設(shè) 計 第 18 頁 共 42 頁 60進制秒計數(shù)器和分鐘計數(shù)器邏輯仿真圖如 圖 43（ 2） ： 圖 43（ 2） 60進制計數(shù)器邏輯仿真圖 60進制計數(shù)器的元件符號如圖 43（ 3） ： 圖 43（ 3） 60進制計數(shù)器元件符號 功能： 60進制計數(shù)器 接口： clk時鐘輸入 qout1個位 BCD輸出 qout2十位 BCD輸出 carry進位輸出信號 本 科 畢 業(yè) 設(shè) 計 第 19 頁 共 42 頁 小時計數(shù)器 24進制計數(shù)器 的流程圖如圖 43（ 4） ： 開 始 rst 0 輸出 0001 0010 clk=1 tem3， tem4 tem4=0010 輸出 0000 0000，向時低位進一 tem3 1001 tem3=0000 tem3 自動加一，不向分進位 其它 其它 不向前進位 tem3的值賦給分低位， tem4 的值賦給分高位 結(jié) 束 圖 43（ 4） 24 進制計數(shù)器流程圖 tem3=0011 tem4 tem4=0000 1001 tem4 自動加一，不向分進位 其它 本 科 畢 業(yè) 設(shè) 計 第 20 頁 共 42 頁 小時計數(shù)器邏輯仿真圖如 圖 43（ 5） ： 圖 43（ 5） 24進制計數(shù)器邏輯仿真圖 24進制計數(shù)器元件符號如圖 43（ 6）： 圖 43（ 6） 24進制計數(shù)器元件符號 實體名： fen24 功能： 24進制計數(shù)器 接口： clk時鐘輸入 qout1個位 BCD輸出 qout2十位 BCD輸出 carry進位信號輸出 本 科 畢 業(yè) 設(shè) 計 第 21 頁 共 42 頁 六選一的控制電路 六選一控制電路的 流程圖如圖 43（ 7） ： 開 始 rst 0 clk=1 t 7 t 變?yōu)?0 其它 t=0 時輸出 qin1 的 值， sel為 11111110； t=1 時輸出 qin2 的值， sel為 11111101； t=2 時輸出 1111， sel為 11111011； t=3 時輸出 qin3 的值， sel為 11110111； t=4 時輸出 qin4 的值， sel為 11101111； t=5 時輸出 1111， sel為 11011111； t=6 時輸出 qin5 的值， sel為 10111111； t=7 時輸出 qin6 的值， sel為 01111111； t=其他時輸出 0000， sel為 11111111 結(jié) 束 圖 43（ 7） 六選一控制電路流程圖 t為 0； sel為 11111110。 43（ 8）六個數(shù)碼管動態(tài)掃描時間的仿真驗證 六選一控制電路元件符號如圖