【正文】 ，都是以鐘表數(shù)字化為基礎(chǔ)的。 掌握 用 VHDL 語言 [5]編制 簡單 的小型模塊， 學(xué)會數(shù)字鐘的設(shè)計方法 ,熟悉集成電路的使用方法 ,初步掌握電子鐘的設(shè)計方法并實現(xiàn)時間的顯示和校對，以及報 《 基于 VHDL數(shù)字電子鐘的設(shè)計與實現(xiàn) 》 第 2 頁 共 25 頁 時的功能，并能對數(shù)字 電子鐘進(jìn)行擴(kuò)展。 數(shù)字鐘從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路 [2]。 通過數(shù)字鐘的制作進(jìn)一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實用方法 。 課程設(shè)計的內(nèi)容 本次設(shè)計以數(shù)字電 子為主，實現(xiàn)對時、分、秒、星期數(shù)字顯示的計時裝置 ,周期為 24 小時，顯示滿刻度為 23 時 59 分 59秒，并具有校時功能和報時功能的數(shù)字電子鐘。 本系統(tǒng)的設(shè)計電路由脈沖邏輯電路模塊、時鐘脈沖模塊、電源模塊、時鐘譯碼顯示電路模塊、整點報時模塊、校時模塊、星期模塊等幾部分組成。利用 EDA 工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到 設(shè)計出 IC 版圖或 PCB 版圖的整個過程在計算機(jī)上自動處理完成。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA 的應(yīng)用。例如在飛機(jī)制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 EDA 設(shè)計可分為系統(tǒng)級、電路級和物理實現(xiàn)級。這些工具都有較強(qiáng)的功能，一般可用于幾個方面，例如很多軟件都可以進(jìn)行電路設(shè)計與仿真，同時以可以進(jìn)行 PCB 自動布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。下面簡單介紹前三個軟件。 1984 年，美國 MicroSim 公司推出了基于 SPICE 的微機(jī)版 PSPICE（ Personal— SPICE）。目前普遍使用的是 ，相對于其它 EDA 軟件，它是較小巧的軟件（只 16M）。它的界面直觀，易學(xué)易用。 （ 3） PCB 設(shè)計軟件 PCB(Printed— Circuit Board)設(shè)計軟件種類很多，如 Protel； OrCAD；Viewlogic； PowerPCB； Cadence PSD； MentorGraphices 的 Expedition PCB；Zuken CadStart； Winboard/Windraft/IvexSPICE； PCB Studio； TANGO 等等。 VHDL 介紹 VHDL 語言超高速集成電路硬件描述語（ VHSIC Hardware Deseription Language，簡稱 VHDL），是 IEEE 的一項標(biāo)準(zhǔn)設(shè)計語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分，及端口 )和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成內(nèi)外部分的概 念是 VHDL 系統(tǒng)設(shè)計的基本點。 （ 1） 與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。符合市場需求的大規(guī)模系統(tǒng)高效 、 高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨立的設(shè)計。 （ 2） 具有豐富的模擬仿真語句和庫函數(shù)，隨時可對設(shè)計進(jìn)行仿真模擬，因而能將 設(shè)計中邏輯上的錯誤消滅在組裝之前，在大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)功能的可行性。 （ 4） VHDL 的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。 （ 6） 對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進(jìn)行邏輯綜合 《 基于 VHDL數(shù)字電子鐘的設(shè)計與實現(xiàn) 》 第 6 頁 共 25 頁 和優(yōu)化，并自動地把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 VHDL 的 開發(fā)流程： （ 1） 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。 （ 2） 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真） 。邏輯綜合軟件會生成 .edf（ edif）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 （ 5） 編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中 。秒計數(shù)器滿 60 分向分計數(shù)器進(jìn)位，分計數(shù)器滿 60 后向小時計數(shù)器進(jìn)位，小時計數(shù)器按照“ 24 翻 1”規(guī)律計數(shù)。計時出現(xiàn)誤差時，可以用校時電路校時、校分。 47LS161 被接成十進(jìn)制計數(shù)器，其置數(shù)輸入端 A、 B、 C、 D（ 3腳 4腳 5 腳 6 腳）接低電平， LD、 EP、 ET（ 9腳 10腳 7 腳）接高電平，秒脈沖由 CP（ 2腳）端輸入。 用 74LS290 做一個七進(jìn)制的加法計數(shù)器，將時的十位的進(jìn)位脈沖接到顯示星期的 74LS290 的輸入脈沖就可以了。在編程上，首先進(jìn)行了初始化定義了程序的入口地址以及中斷的入口地址，在主程序的開始定義了一組固定單元用來存儲計數(shù)的秒，分，時等。時、分、秒的顯示則是用了軟件譯碼 (查表 )的方式，再用了一段固定的程序段進(jìn)行進(jìn)制轉(zhuǎn)化。為了避免響鈴影響顯示定時，選時或調(diào)時程序段。程序流程圖如圖 所示。如晶振為32768Hz，通過 15 次二分頻后可獲得 1Hz 的脈沖輸出。按鍵由琴鍵或撥碼開關(guān)發(fā)出脈沖或電平信號，控制整個系統(tǒng)工作。IP,IE 初始化 MOV IE,82H MOV TMOD,01H 。啟動定時 ? 《 基于 VHDL數(shù)字電子鐘的設(shè)計與實現(xiàn) 》 第 11 頁 共 25 頁 MOV SP,40H 。調(diào)用顯示子程序 ? LCALL KEY 。 LCALL ANKEY 。重新循環(huán) NOP NOP NOP （ 2）可調(diào)時鐘模塊 有了時間標(biāo)準(zhǔn)“秒”信號后，就可以根據(jù) 60秒為 1 分、 60分為 1 小時、 24小時為 1 天的計數(shù)周期，分別組成兩個六十進(jìn)制 (秒、分 )、一個二十四進(jìn)制 (時 )的計數(shù)器。其程序流程圖如 圖 所示 。它們都可以用兩個“可予制四位 二進(jìn)制異步清除”計數(shù)器來實現(xiàn)。因為一片 74LS161 內(nèi)含有一個四位二進(jìn)制異步清除計數(shù)器，因此需用兩片74LS161 就可以構(gòu)成六十進(jìn)制計數(shù)器了。 該計數(shù)器能同步并行預(yù)置數(shù)據(jù)，具有清零置數(shù)，計數(shù)和保持功能，具有進(jìn)位輸出端，可以串接計數(shù)器使用。