【正文】 PLD提供了非常好的可預(yù)測(cè)性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。 FPGA 基于 SRAM 的架構(gòu)，集成度高，以 LE（包括查找表、觸發(fā)器及其他）為基本單元，有內(nèi)嵌 Memory、 DSP 等。長(zhǎng)春理工大學(xué)畢業(yè)論文 3 在實(shí)現(xiàn)復(fù)雜算 法、隊(duì)列調(diào)度、數(shù)據(jù)處理、高性能設(shè)計(jì)、大容量緩存設(shè)計(jì)等領(lǐng)域中有廣泛應(yīng)用，如 Altera Stratix 系列。具有非揮發(fā)特性，可以重復(fù)寫入。 詳細(xì)比較 :盡管 FPGA 和 CPLD 有很多共同特點(diǎn) ,但由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異，具有各自的特點(diǎn) ： ① CPLD 更適合完成各種算法和組合邏輯 ,FP GA 更適合于完成時(shí)序邏輯。 ② CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。 CPLD 通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程 ,FPGA 主要通過(guò)改變內(nèi)部連線的布線來(lái)編程 。 ④ FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的 布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 CPLD 的編程采用 EPROM 或FASTFLASH 技術(shù)，無(wú)需外部存儲(chǔ)器芯片，使用簡(jiǎn)單。 ⑥ CPLD 的速度比 FPGA 快，并且具有較大的時(shí)間可預(yù)測(cè)性。 ⑦ 在編程方式上 ,CPLD 主要是基于 EPROM或 FLASH 存儲(chǔ)器編程 ,編程次數(shù)可達(dá) 1 萬(wàn)次，優(yōu)點(diǎn)是系統(tǒng)斷電時(shí) 編程信息也不丟失。 FPGA 大部分是基于 SRAM 編程，編程信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)，需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。 ⑧ CPLD 保密性好， FPGA 保密性差。 VHDL 語(yǔ)言的特點(diǎn) （ 1）與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描 述語(yǔ)言。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效， 高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。由于歷史的原因，可編程器件的命名各異，在介紹可編程邏輯器件之前，有必要介紹幾種 PLD 的分類方法。另一類芯片集成度較高 的。構(gòu)成可編程門，再構(gòu)成陣列形式。 ⑵ 乘積項(xiàng)結(jié)構(gòu)器件。 第三種分類方法是從編程工藝上劃分： 熔絲（ Fuse）型器件。 ⑶ 反熔絲型器件。與熔絲燒斷獲得開(kāi)路正好相反。無(wú)論是熔絲還是反熔絲結(jié)構(gòu)，都只能編程一次，因而又合稱為 OTP 器件，即一次性可編程 (One Time Programmable)器件。稱為紫外線擦除點(diǎn)可編程邏輯器件。與熔絲、反熔絲型不同，可多次編程 。 很早以前人們就曾設(shè)想設(shè)計(jì)一種邏輯可再編程的器件，不過(guò)由于受到當(dāng)時(shí)集成電路工藝技術(shù)的限制，一直未能如愿。 歷史上，可編程邏輯器件經(jīng)歷了從 PROM(Programmable Read Only 長(zhǎng)春理工大學(xué)畢業(yè)論文 5 Memory ),PLA(Programmable Logic Array),PAL(Programmable Array Logic )可重復(fù)編程 GAL（ Generic Array Logic）到采用大規(guī)模集成技術(shù)的 EPLD 到 CPLD 和FPGA 的發(fā)展過(guò)程。 可編程邏輯器件大致的演變過(guò)程如下： ⑴ 20 世紀(jì) 70 年代熔絲編程的 PROM 和 PLA 器件是最早的可編程的邏輯器件。 ⑶ 20 世紀(jì) 80 年代初， Lattice 公司發(fā)明點(diǎn)可擦寫的比 PAL 使用靈活的 GAL器件。同一時(shí)期， Altera 公司推出 EPLD 器件，較 GAL 器 件有更高的集成度，可以用紫外線或點(diǎn)擦除。 進(jìn)入 20 世紀(jì) 90 年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期。 EPF10K10LC844 芯片簡(jiǎn)介 本設(shè) 計(jì)采用 EPF10K10LC844 芯片，下面將對(duì)其進(jìn)行簡(jiǎn)單介紹。 EPF10K10LC844 是 84pinPLCC 封裝，另外還有其它類型的管腳和封裝， 有很強(qiáng)的 選擇性 。 電子時(shí)鐘的設(shè)計(jì)方案 數(shù)字電子鐘的設(shè)計(jì)方法有多種，例如，可用中小規(guī)模集成電路組成電子鐘；也可以利用專用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘；還可以利用單片機(jī)來(lái)實(shí)現(xiàn)電子鐘等等 方案一：運(yùn) 用單片機(jī)內(nèi)部的定時(shí) /計(jì)數(shù)器來(lái)實(shí)現(xiàn)電子時(shí)鐘的方法， 該方案 設(shè)計(jì)由單片機(jī) AT89S51 芯片和 LED 數(shù)碼管為核心，輔以必要的電路，構(gòu)成了一個(gè)單片機(jī)電子時(shí)鐘。 10 秒位到 5 后，即 59 秒 ，分鐘加 1， 10 秒位回 0。這里只要確定了 1 秒的定時(shí)時(shí)間， 其它位均以此為基準(zhǔn)往上累加。 方案三：采用 FPGA 來(lái)實(shí)現(xiàn)電子時(shí)鐘功能，運(yùn)用 VHDL 語(yǔ)言來(lái)描述電子時(shí)鐘的各個(gè)功能模塊。 比較方案一、方案二和方案三：方案 一是用軟件實(shí)現(xiàn)，即用單片機(jī)內(nèi)部的可編程定時(shí) /計(jì)數(shù)器來(lái)實(shí)現(xiàn)，但誤差很大，主要用在對(duì)時(shí)間精度要求不高的場(chǎng)合；方案二 是用專門的時(shí)鐘芯片實(shí)現(xiàn)，在對(duì)時(shí)間精度要求很高的情況下，通常采用這種方法， 但該方案還具備日歷功能，造成功能上的浪費(fèi)；方案三是采用 FPGA 實(shí)現(xiàn)，運(yùn)用 VHDL 語(yǔ)言描述，設(shè)計(jì)方法簡(jiǎn)單，而且運(yùn)用有源晶振作為系統(tǒng)的時(shí)鐘源，通過(guò)分頻得到 1HZ 的信號(hào)，計(jì)時(shí)精度很高，不低于方案二的計(jì)時(shí)精度，而且運(yùn)用 VHDL 語(yǔ)言來(lái)描述電子時(shí)鐘是完 全的硬件實(shí)現(xiàn)。 長(zhǎng)春理工大學(xué)畢業(yè)論文 7 第三章 系統(tǒng)電路設(shè)計(jì) 總體設(shè)計(jì) 設(shè)計(jì)一個(gè)顯示時(shí)（ 2 位）、分（ 2 位）、秒（ 2 位）共六位的多功能電子鐘 ，它的主要功能是進(jìn)行準(zhǔn)確的計(jì)時(shí)。 系統(tǒng)采用 4MHz 的石英晶體振蕩器作為時(shí)鐘源，經(jīng)過(guò)分頻之后得到 1HZ 的秒鐘信號(hào)，秒計(jì)滿 60 即得 1 分鐘，分計(jì)滿 60 便得 1 小時(shí)的信號(hào)，小時(shí)計(jì)滿 24 即得一天 ，電子時(shí)鐘的外觀圖如圖 所示 。具體功能如下： 圖 電子鐘的外觀圖 OK 鍵：開(kāi)始計(jì)時(shí)。 RESET 鍵：清零。 長(zhǎng)春理工大學(xué)畢業(yè)論文 8 圖 電子時(shí)鐘硬件總體框圖 在每個(gè)功能模塊分項(xiàng)設(shè)計(jì)和組合前，先簡(jiǎn)單介紹一下每個(gè)方塊的功能作用。 ⑵ 1Hz 的 秒 信號(hào)輸入 到 秒計(jì)數(shù)電路， 當(dāng)計(jì)數(shù)器溢出時(shí) ， 向分計(jì)數(shù)器進(jìn)位，當(dāng)分計(jì)數(shù)器溢出時(shí)，向時(shí)計(jì)數(shù)器 進(jìn)位 。 ⑷位碼電路是用來(lái)選通某一位數(shù)碼管，使其顯示數(shù)字。 ⑹ 鍵盤控制電路作用是啟動(dòng)電子時(shí)鐘計(jì)時(shí)，設(shè)定時(shí)間等。 其特點(diǎn)如下： （ 1） LED 顯示器具備穩(wěn)定、高速、簡(jiǎn)單的系統(tǒng)； （ 2） LED 顯示結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)定； （ 3） LED 顯示應(yīng)用在成熟的生產(chǎn)技術(shù)上。八段發(fā)光二極管結(jié)構(gòu)如圖 所示。 1 位顯示器有 8 個(gè)發(fā)光二極管組成，其中 7 個(gè)發(fā)光二極管 a~g 控制 7 個(gè)筆段的亮或暗，另一個(gè)控制一個(gè)小數(shù)點(diǎn)的亮和暗，這種筆畫(huà)式的八段顯示器能顯示的字符少。 圖 共陰極數(shù)碼管 圖 共陽(yáng)極數(shù)碼管 顯示器的顯示方法有靜態(tài)和動(dòng)態(tài)兩種方法。當(dāng)位數(shù)較多時(shí)，用靜態(tài)顯示所需的 I/O 太多，一般采用動(dòng)態(tài)顯示方法，所以在系統(tǒng)中我們采用動(dòng)態(tài)顯示。 長(zhǎng)春理工大學(xué)畢業(yè)論文 10 系統(tǒng)中 顯示電路是由分頻電路、掃描電路、 BCD 碼多路選擇器、位選碼電路和 BCD 譯碼器構(gòu)成的。 分頻器電路 掃描電路所需要的掃描時(shí)鐘信號(hào)為 100Hz，是通過(guò)分頻器將系統(tǒng)的 4MHz 時(shí)鐘信號(hào)經(jīng)過(guò) 10000 分頻之后，再通過(guò)四分頻得到的。十進(jìn)制計(jì)數(shù)器的 VHDL 語(yǔ)言描述如下： LIBRARY IEEE。 圖 數(shù)碼管動(dòng)態(tài)掃描電路 USE 。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END CNT10。 BEGIN IF RST= 39。 THEN CQI:= (OTHERS =39。)。EVENT AND CLK=39。 THEN IF EN = 39。 THEN IF CQI 1001 THEN CQI := CQI + 1。039。 END IF。 END IF。139。039。 CQ = CQI。 END behav。十進(jìn)制計(jì)數(shù)器的仿真圖如圖 所示。其 VHDL 語(yǔ)言描述如下： LIBRARY IEEE。 長(zhǎng)春理工大學(xué)畢業(yè)論文 12 USE 。 COMCLK:OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 ARCHITECTURE BEHAVE OF SCAN IS SIGNAL Q:STD_LOGIC_VECTOR(1 DOWNTO 0):=00。EVENT AND SCAN=39。 THEN IF Q=3 THEN Q=00。 END IF。 END PROCESS。 END。其中 SCAN 為掃描時(shí)鐘信號(hào)輸入端， COMCLK 為狀態(tài) 輸出 端。 LIBRARY IEEE。 ENTITY BCDMUX IS 長(zhǎng)春理工大學(xué)畢業(yè)論文 13 PORT( CLK:IN STD_LOGIC_VECTOR(1 DOWNTO