基于fpga的數(shù)字鐘設(shè)計(jì)veriloghdl語言實(shí)現(xiàn)-在線瀏覽
2025-01-11 06:25本頁面
【正文】 有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測等優(yōu)點(diǎn)。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。但無論有無編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。諸如定時(shí)自動(dòng)報(bào)警、定 時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有 這些，都是以鐘表數(shù)字化為基礎(chǔ)的。 正文： 1．設(shè)計(jì)意義 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。 EDA技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 EDA 技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。 本設(shè)計(jì)利用 VerilogHDL硬件描述語言結(jié)合可編程邏輯器件進(jìn)行的，并通過數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。 本設(shè)計(jì)主要研究基于 FPGA 的數(shù)字鐘，要求時(shí)間以 12 小時(shí)為一個(gè)周期 ,顯示時(shí)、分、秒。 本設(shè)計(jì)小組成員共有三人：其他兩人分 別采用原理圖設(shè)計(jì)和Verilog HDL 語言設(shè)計(jì)。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74電路。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB完成以后，利用 CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。這些優(yōu)點(diǎn)使得 CPLA/FPGA技術(shù)在 20世紀(jì) 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了 EDA軟件和硬件描述語言 HDL的進(jìn)步。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。 CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖 22所示。 VerilogHDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。 VERILOGHDL文件。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。 系統(tǒng)劃分 錯(cuò)誤 !未找到引用源。 代碼級(jí)功能仿真 錯(cuò)誤 !未找到引用源。 適配前時(shí)序仿真 錯(cuò)誤 !未找到引用源。 CPLD/FPGA 實(shí)現(xiàn) 適配后仿真模型 錯(cuò)誤 !未找到引用源。 ASIC 實(shí)現(xiàn) VHDL 代碼或圖形方式輸入 錯(cuò)誤 !未找到引用源。 VerilogHDL源代碼進(jìn)行綜合 優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 ，仿真過程不涉及具體器件的硬件特性，是較為粗略的。 行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 CPLD/FPGA中。圖31 所示為數(shù)字鐘 的一般構(gòu)成框圖。 圖 31 數(shù)字鐘的一般組成框圖 數(shù)字鐘的工作原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。計(jì)滿后各計(jì)數(shù)器清零 ， 重新計(jì)數(shù)。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為 1MHz，經(jīng) 過 6次十分頻就可以得到秒脈沖信號(hào)。 分頻模塊電路設(shè)計(jì)與實(shí)現(xiàn) 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心， 振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度， 它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。因此 ， 這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。
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