【正文】 這些不同功能的模塊進(jìn)行設(shè)計(jì) ,產(chǎn)生這些模塊的原理圖文件或 ABEL 源文件。這種方法也稱(chēng)之為自頂向下的系統(tǒng)設(shè)計(jì)方法。 其主要功能模 塊 如圖 21所示： 圖 21數(shù)字鐘功能模塊圖 1．?dāng)?shù)字鐘 工作 原理： 數(shù)字鐘電路的基 本結(jié)構(gòu)由兩個(gè) 60進(jìn)制計(jì)數(shù)器和一個(gè) 24進(jìn)制計(jì)數(shù)器組成分別對(duì)秒、分、小時(shí)進(jìn)行計(jì)時(shí) ,當(dāng)計(jì)時(shí)到 23 時(shí) 59 分 59 秒時(shí) ,再來(lái)一個(gè)計(jì)數(shù)脈沖 ,則計(jì)數(shù)器清零 ,重新開(kāi)始計(jì)時(shí)。當(dāng)數(shù)字鐘處于計(jì)時(shí)狀態(tài)時(shí) ,秒計(jì)數(shù)器的進(jìn)位輸出信號(hào)作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號(hào) ,分鐘計(jì)數(shù)器的進(jìn)位輸出信號(hào)又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號(hào)。 數(shù)字鐘除了能夠正常計(jì)時(shí)外 ,還應(yīng)能 對(duì)時(shí)間進(jìn)行調(diào)整。當(dāng)數(shù)字鐘工作于計(jì)時(shí)狀態(tài)時(shí) ,3 個(gè)計(jì)數(shù)器的使能控制信號(hào)均有效 , 即允許計(jì)數(shù) 。這樣 ,可分別調(diào)整秒、分、時(shí)。 (2)24 進(jìn)制計(jì)數(shù) 器和 60 進(jìn)制計(jì)數(shù)器 24 進(jìn)制計(jì)數(shù)器和 60 進(jìn)制計(jì)數(shù)器受使能控制信號(hào)控制 應(yīng)當(dāng) 允許計(jì)數(shù) ,通過(guò)調(diào)用這兩個(gè)元件可以實(shí)現(xiàn)計(jì)時(shí)。 的 功能 ： 多功能數(shù)字鐘 的 功能包括 時(shí)間的顯示與設(shè)計(jì)，秒表，鬧鐘，日期顯示和設(shè)置。 功能鍵用來(lái)選擇不同的功能模式： 功能 1： 時(shí)間的正常顯示功能。 功能 3： 秒表的功能。 功能 5 日期顯示。 1 調(diào)整健 1用于鬧鐘設(shè)置，日期的顯示﹑調(diào)整秒表與時(shí)間調(diào)整等的位置選擇，它是與功能鍵配合使用。 2 調(diào)整 健 2用于鬧鐘設(shè)置，日期顯示﹑調(diào)整秒表等調(diào)整的加減操作。 它是 在 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 時(shí)間，狀態(tài)顯示 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 5 消抖電路的設(shè)計(jì) 消抖電路分為積分法和比較法，比較法用于消除由電平抖動(dòng)引起的毛刺，通過(guò)一個(gè)標(biāo)準(zhǔn)電平來(lái)比較實(shí)現(xiàn)消抖。 FPGA 的選擇 FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）是專(zhuān)用集成電路（ ASIC）中集成度最高的一種，用戶(hù) 可根據(jù)不同的需求 對(duì) FPGA 內(nèi)部的邏輯模塊和 I/O 模塊重新配置，以實(shí)現(xiàn)用戶(hù)的邏輯，通過(guò)上電加載到 FPGA 中，對(duì)其進(jìn)行初始化。使用上具有很大的靈活性。 FPGA 的 主要 特點(diǎn)主要有： FPGA 設(shè)計(jì) ASIC 電路， 具有廣泛的應(yīng)用性 。 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 等電路的 電平兼容。 本設(shè)計(jì)采用 Altera 公司生產(chǎn)的 APEX 20KEFPGA 針對(duì)最佳性能和漏失功率控制進(jìn)行了優(yōu)化。 APEX20K 是 Altera 公司生產(chǎn)首款帶有多核架構(gòu)可編程邏輯器件，時(shí)鐘速度高達(dá)822MHz。 其優(yōu)點(diǎn)是耗電量少 ﹑ 亮度高 ﹑ 工作電壓低 ﹑ 驅(qū)動(dòng)簡(jiǎn)單 ﹑ 壽命長(zhǎng) ﹑ 性能穩(wěn)定。 與之相對(duì)的， 共陰極是發(fā)光二極管的陰極接地，當(dāng)數(shù)碼管的陽(yáng)極為高電平時(shí)，該管相對(duì)應(yīng)的部分將會(huì)發(fā)光 。 因此， 本設(shè)計(jì) 多位數(shù)碼管顯示適合用動(dòng)態(tài)顯示。 圖 24并行 LED數(shù)碼管動(dòng)態(tài) 掃描 顯示電路 (共陰 ) 數(shù)字鐘編譯仿真 軟件 的選擇 編譯 環(huán)境采用 MAX+plusII 軟件，它是 Altera 公司推出的的第三代 PLD 開(kāi) 發(fā)系統(tǒng) 。從早期的 A+plus、 MAX+PLUS 發(fā)展到目前的 MAX+PLUSⅡ 、 Quartus、QuartusⅡ 。 由于本設(shè)計(jì) 選用 Altera 公司 生產(chǎn) 的 FLEX 系列芯片，所以選用與其相對(duì)應(yīng)的MAX+PLUSⅡ 軟件進(jìn)行 編輯 、編譯、仿真 、芯片編程 等 設(shè)計(jì)工作 。該工具配備有編輯、編譯、仿真、中和、芯片編程等功能，該軟件設(shè)計(jì)具有很大的自由度，設(shè)計(jì)者可以根據(jù) 自己熟悉的設(shè)計(jì) 方式進(jìn)行 設(shè)計(jì)，MAX+PLUSII 最終把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。使用MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢大約只需幾小時(shí)。 其設(shè)計(jì)步驟由下列幾步完成： 。它是指對(duì) 設(shè)計(jì)好的程序進(jìn)行語(yǔ)法上的初步調(diào)試。它是對(duì)設(shè)計(jì)功能的初步模擬檢測(cè)其功能實(shí)現(xiàn)情況。在進(jìn)行布線和引腳分配后將程序下載至硬件電路上檢測(cè)功能。由分立的模塊組成復(fù)雜的電子電路系統(tǒng)，然后進(jìn)行方針和調(diào)試將文字描述語(yǔ)句轉(zhuǎn)換成門(mén)級(jí)電路網(wǎng)表，然后再把網(wǎng)表轉(zhuǎn)換成具體的電路結(jié)構(gòu)實(shí)現(xiàn)邏輯功能。有 VHDL、 VerilogHDL 等等。 本設(shè)計(jì)采用 VerilogHDL 進(jìn)行程序設(shè)計(jì)。它可以進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)。目前VerilogHDL 是全世界使用最廣泛的硬件描述語(yǔ)言之一。除此之外，我們還可以使用現(xiàn)有的成熟的模塊化程序塊從而節(jié)省了開(kāi)發(fā)資源。而且語(yǔ)言的輸入法具有與工藝無(wú)關(guān)的巨大優(yōu)勢(shì)，在功能設(shè)計(jì)和邏輯驗(yàn)證階段不需要考慮工藝影響。 Timeset_EN:輸出時(shí)間的設(shè)置與調(diào)整。 Alarmclock:鬧鐘設(shè)置功能。 DateSet_EN:輸出日期調(diào)整與設(shè)置。 仿真波形如圖 32所示： 圖 32主控模塊仿真波形 時(shí)間模塊 時(shí)間模塊如圖 33所示： 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 9 圖 33時(shí)間模塊圖 Timeset_EN:時(shí)間設(shè)置，當(dāng)輸入為高電平時(shí)，時(shí)間設(shè)置有效。 hour1,hour0:小時(shí)輸入。 second1,second0:秒輸入。 minute1_set1,minute_set0: 設(shè)置時(shí)間后的分鐘數(shù)。 disp_drive:設(shè)置中閃爍控制。當(dāng) Timeset_EN 為高電平設(shè)置有效。 hour1,hour0:自動(dòng)模式下的小時(shí)輸入。 second1,second0: 自動(dòng)模式下的秒輸入 。 minute1_set1,minute_set0: 設(shè)置時(shí)間后的分鐘數(shù)輸入。 hour_1,hour_0:當(dāng)前小時(shí)輸出。 second_1,second_0: 當(dāng)前秒數(shù)輸出。 仿真波形如圖 36所示： 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 11 圖 36 時(shí)間數(shù)據(jù)與時(shí)間設(shè)置數(shù)據(jù)多路選擇器仿真波形 時(shí)間及其設(shè)置模塊 時(shí)間及其設(shè)置模塊如圖 37所示 ： 圖 37時(shí)間及其設(shè)置模塊 該模塊實(shí)現(xiàn)的是時(shí)間的顯示和設(shè)置的功能。 Timeset_EN:輸出時(shí) 間的設(shè)置。 Alarmclock:鬧鐘設(shè)置功能。 DateSet_EN:輸出日期調(diào)整與設(shè)置。 alarmclock_disp_select:鬧鐘的位選信號(hào)輸入。 minute1,minute0:分鐘顯示。 Date_EN:日期顯示輸入。 date_disp_select:日期顯示的位選信號(hào)。 day1,day0:需要顯示的天樹(shù)。 disp_date:數(shù)據(jù)顯示輸出。 仿真波形如圖 310 所示： 圖 310 顯示模塊波形 秒表模塊 秒表模塊如圖 311所示 ： 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 14 圖 311秒表模塊 clk1:時(shí)鐘信號(hào)。 EN:秒表控制，當(dāng)為高電平時(shí)，工作在秒表狀態(tài)，否則在自動(dòng)模式。 仿真波形如圖 312 所示： 圖 312 秒表模塊仿真波形 日期自動(dòng)工作模塊 日期自動(dòng)工作模塊如圖 313所示： 圖 313日期自動(dòng)工作模塊 EN1:手動(dòng)模式下的遞增輸入信號(hào)，是時(shí)間模 塊的進(jìn)位。 month1,month0:顯示當(dāng)前的月分 day1,day0:顯示當(dāng)前的日期。 該模塊是在時(shí)間的自動(dòng)工作模式下，日期中的天數(shù)會(huì)在小時(shí)記數(shù)到 24 后自動(dòng)加 1，與河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 15 時(shí)間一起自動(dòng)正常工作。 SW1,SW2:輸入信號(hào)，分別為調(diào)整鍵 1和調(diào)整鍵 2。 month_set1,month_sey0:月份設(shè)置。 該模塊實(shí)現(xiàn)的是在手動(dòng)情況下進(jìn)行日期的設(shè)置。 Date_EN：日期顯示輸入。 auto_month1,auto_month0,auto_day1,auto_day0：自動(dòng)工作模式的日期。 set_month1,set_month0,set_day1,set_day0：日期設(shè)置。 month1,month0,day1,day0：日期顯示。 該模塊實(shí)現(xiàn)的是日期的自動(dòng)工作模式與設(shè)置模式的控制。 EN：鬧鐘設(shè)置使能端。 hour1,hour0:當(dāng)前小時(shí)顯示。 second1,second0: 當(dāng)前秒顯示。 alarmclock_disp_select:鬧鐘設(shè)置位選信號(hào)。 仿真波形如圖 320 所示： 圖 320 鬧鐘模塊仿真波形 分頻模塊 分頻模塊如圖 321所示： 圖 321分頻模塊 f200Hz： 200Hz 時(shí)鐘信號(hào)。 f1Hz： 1Hz 時(shí)鐘信號(hào)。 仿真波形如圖 322 所示： 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 19 圖 322 分頻模塊仿真波形 多功能數(shù)字鐘電路圖 多功能數(shù)字鐘電路圖如圖 323所示： 圖 323多功能數(shù)字鐘電路圖 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 20 四 驗(yàn)證 為了驗(yàn)證所設(shè)計(jì)的電路功能，最后還需將程序通過(guò)下載線下載到 FPGA 器件中，進(jìn)行硬件測(cè)試驗(yàn)證。在 MAX+PLUSⅡ軟件中把 FPGA 器件管腳設(shè)定后，將程序再編譯一次，最終生成可以下載的目標(biāo)文件。 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 21 五 結(jié)論 本設(shè)計(jì)中，由 FPGA 控制實(shí)現(xiàn)了時(shí)間的顯示與設(shè)置、秒表、鬧鐘、日期的顯示與設(shè)置的功能 。 河北大學(xué) 2021屆本科生畢業(yè)論文 (設(shè)計(jì) ) 22 謝 辭 畢業(yè)設(shè)計(jì)快要完成了， 我在指導(dǎo)老師悉心指導(dǎo)和幫助下，同時(shí)通過(guò)自己的努力，完成了 畢業(yè)設(shè)計(jì)和這篇學(xué)位 論文 。 在 設(shè)計(jì)及 論文完成之際 ，我 特別感謝我的指導(dǎo)老師唐予軍老師在我設(shè)計(jì)寫(xiě)作過(guò)程中給予的傾力幫助和悉心指導(dǎo)。在論文的修改過(guò)程中 ，唐老師細(xì)心的審核并且對(duì)錯(cuò)誤的地方提出改正意見(jiàn)和修改措施。在此 我對(duì)唐老師的巨大幫助表示深深的謝意。為我以后的學(xué)習(xí)和工作積累了寶貴的經(jīng)驗(yàn)。 input SW3。 input SW1。 output alarm。 output [65:0] disp_select。 wire SYNTHSIZED_WIRE_41。 wire SYNTHSIZED_WIRE_43。 wire [3:0] SYNTHSIZED_WIRE_45。 wire [3:0] SYNTHSIZED_WIRE_47。 wire [3:0] SYNTHSIZED_WIRE_49。 wire SYNTHSIZED_WIRE_51。 wire SYNTHSIZED_WIRE_13。 wire SYNTHSIZED_WIRE_16。 wire [2:0] SYNTHSIZED_WIRE_21。 wire [5:0] SYNTHSIZED_WIRE_29。 wire [3:0] SYNTHSIZED_WIRE_31。 wire [3:0] SYNTHSIZED_WIRE_37。 time_auto_and_set b2v_inst1 .CLK(SYNTHSIZED_WIRE_0), .Timepiece_EN(SYNTHSIZED_WIRE_41), .TimeSet_EN(SYNTHSIZED_WIRE_42), .SW1(SW1), .SW2(SW2), .Day_EN(SYNTHSIZED_WIRE_16), .hour_0(SYNTHSIZED_WIRE_45), .hour_1(SYNTHSIZED_WIRE_46), .minute_0(SYNTHSIZED_WIRE_47), .minute_1(SYNTHSIZED_WIRE_48), .second_0(SYNTHSIZED_WIRE_49), .second_1(SYNTHSIZED_WIRE_50), TimeSet_disp_driver(SYNTHSIZED_WIRE_21))。 stopwatch b2v_inst2(.EN(SYNTHSIZED_WIRE_51), .clk1(SYNTHSIZED_WIRE_