基于vhdl語言實(shí)現(xiàn)數(shù)字電子鐘的設(shè)計(jì)-文庫吧資料
2025-07-03 18:48本頁面
【正文】 end if。 if(MIN10=5) then MIN10=0。039。 end if。 HOUR10=0。 HOUR10=HOUR10+1。039。139。 elsif(Clk1Hz39。 HOUR1=0。 MIN1=0。) then 系統(tǒng)復(fù)位 SEC1=0。 process(Clk1Hz,Rst) begin if(Rst=39。 end process。 end if。) then if(Clk_Count110000) then Clk_Count1=Clk_Count1+1。event and Clk=39。 signal lamp :std_logic_vector(2 downto 0)。 signal Music_Count : std_logic_vector(2 downto 0)。 signal Clk_Count1 : std_logic_vector(13 downto 0)。 signal MIN1,MIN10 : integer range 0 to 9。 signal Disp_Decode : std_logic_vector(7 downto 0)。 end daclk。 八段碼管顯示輸出 SEG_SEL : buffer std_logic_vector(2 downto 0) 。 時(shí)間調(diào)節(jié)輸入 SPK : out std_logic。 時(shí)鐘輸入 Rst : in std_logic。 use 。 use 。3．揚(yáng)生器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生。2．具有驅(qū)動(dòng)8位八段共陰掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和八段字形譯碼輸 出。五．硬件要求： 在同一EPLD芯片EPF10K10上集成了如下電路模塊： 1．時(shí)鐘計(jì)數(shù)： 秒——60進(jìn)制BCD碼計(jì)數(shù)； 分——60進(jìn)制BCDD碼計(jì)數(shù)； 時(shí)——24進(jìn)制BCDD碼計(jì)數(shù)；同時(shí)整個(gè)計(jì)數(shù)器有清零，調(diào)分，調(diào)時(shí)功能。Daout為分計(jì)數(shù)。（2）分計(jì)數(shù)模塊： 分計(jì)數(shù)為分計(jì)數(shù)模塊。Clk作為秒脈沖，reset復(fù)位，setmin用于調(diào)整分鐘，接按鍵，enmin是當(dāng)秒計(jì)數(shù)記到59后產(chǎn)生分脈沖，秒計(jì)數(shù)重新從0開始計(jì)數(shù)。整點(diǎn)報(bào)警在整點(diǎn)時(shí)刻將秒脈沖信號(hào)送揚(yáng)聲器聲音報(bào)警。各計(jì)數(shù)器同時(shí)將計(jì)數(shù)值送報(bào)時(shí)模塊和送數(shù)及六選一選擇器模塊。采用LCD液晶顯示屏,液晶顯示屏的顯示功能強(qiáng)大,可顯示文字,圖形,顯示多樣,清晰可見,所以在此設(shè)計(jì)中采用LCD液晶顯示屏。（4）采用點(diǎn)陣式數(shù)碼管顯示，點(diǎn)陣式數(shù)碼管是由八行八列的發(fā)光二極管組成，對(duì)于顯示文字比較適合,如采用在顯示數(shù)字顯得太浪費(fèi),且價(jià)格也相對(duì)較高,LED數(shù)碼管價(jià)格適中,對(duì)于顯示數(shù)字最合適,但無法顯示圖形文字，在顯示星期是也只能用數(shù)字表示，而且采用動(dòng)態(tài)掃描法與單片機(jī)連接時(shí),在編程時(shí)比較復(fù)雜。（3）報(bào)警模塊當(dāng)時(shí)間到整點(diǎn)時(shí)就報(bào)時(shí)。顯示模塊由一個(gè)六進(jìn)制計(jì)數(shù)器模塊和一個(gè)七段譯碼器組成。分秒計(jì)數(shù)模塊計(jì)數(shù)為60計(jì)數(shù)，時(shí)計(jì)數(shù)模塊為12計(jì)數(shù)。通過參考EDA課程設(shè)計(jì)指導(dǎo)書，現(xiàn)有以下方案：：時(shí)鐘信號(hào)，清零按鍵，調(diào)時(shí)按鍵，調(diào)分按鍵；輸出端口有：用于接數(shù)碼管的八段碼輸出口，掃描用于顯示的六個(gè)數(shù)碼管的輸出口。自頂向下的設(shè)計(jì)方法將一個(gè)復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進(jìn)行設(shè)計(jì)描述, 并且應(yīng)用EDA 軟件平臺(tái)自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化, 門級(jí)電路的布局, 再下載到硬件中實(shí)現(xiàn)設(shè)計(jì)。，及編碼。二．實(shí)驗(yàn)?zāi)康模? ，提高手動(dòng)能力。（2）具有清零的功能，且能夠?qū)τ?jì)時(shí)系統(tǒng)的小時(shí)、分鐘進(jìn)行調(diào)整。一．設(shè)計(jì)要求：設(shè)計(jì)內(nèi)容選用合適的可編程邏輯器件及外圍電子元器件，設(shè)計(jì)一個(gè)數(shù)字電子鐘，利用EDA軟件（QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計(jì)輸入可采用VHDL硬件描述語言輸入法）和原理圖輸入法，并下載到EDA實(shí)驗(yàn)開發(fā)系統(tǒng)，連接外圍電路，完成實(shí)際測(cè)試?！。坳P(guān)鍵字］：EDA技術(shù)；VHDL語言；數(shù)字鐘 EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)技
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