【正文】 118 除以 80 約等于 22118400，證明分頻是正確的。所以要用分頻組件來對(duì)輸入時(shí)鐘進(jìn)行 22118400 分頻。首先將 的系統(tǒng)輸入脈沖除以 22118400 得到 1HZ 的基本秒輸入，然后除以 60 得到分?jǐn)?shù)，再除以 60 得到小時(shí)數(shù)，再除以 24 得一個(gè)滿日指針，這些功能的實(shí)現(xiàn)要用到三種組件：分頻組件，60 進(jìn)制計(jì)時(shí)組件，24 進(jìn)制計(jì)時(shí)組件。 頂層電路圖頂層電路圖見附頁。電子鐘系統(tǒng)正常計(jì)時(shí)模塊定時(shí)器模塊鬧鐘模塊數(shù)碼轉(zhuǎn)換模塊掃描多路輸出模塊魯東大學(xué)畢業(yè)設(shè)計(jì)6 圖 系統(tǒng)結(jié)構(gòu)框圖圖 系統(tǒng)外部管腳圖由電子鐘的外部管腳圖可知，系統(tǒng)的輸入輸出信號(hào)包括：（1）復(fù)位開關(guān)信號(hào) rst：輸入信號(hào)；（2）外部輸入的時(shí)鐘信號(hào) clk：輸入信號(hào)；（3）鬧鐘觸發(fā)信號(hào) alarm：輸入信號(hào)；（4）定時(shí)器信號(hào) stop：輸入信號(hào)；（5）定時(shí)器計(jì)時(shí)開始信號(hào) ok：輸入信號(hào)；（6）秒/分/時(shí)調(diào)整信號(hào) sec_tune，min_tune，hour_tune：輸入信號(hào)；（7）鬧鐘/定時(shí)器標(biāo)志信號(hào) led_alarm，led_stop：輸出信號(hào)；（8）LED 七段譯碼管的輸出信號(hào) seg4[0..6]，seg2[0..6]：輸出信號(hào)。本節(jié)將首先介紹電子鐘的系統(tǒng)結(jié)構(gòu)和模塊劃分，然后設(shè)計(jì)出頂層VHDL 設(shè)計(jì)程序。（5）為了節(jié)省 6 個(gè)七段顯示器顯示所需的電流消耗，本文利用視覺暫留原理來讓七段顯示器輪流來顯示。當(dāng)按下調(diào)秒鍵 sec_tune 時(shí)，秒針將從0 持續(xù)增加到 59 后，再返回 0，任何時(shí)刻彈出按鍵即顯示當(dāng)時(shí)的值，調(diào)分鍵與調(diào)時(shí)鍵的原理與此相同。（4）計(jì)時(shí)器的原理與鬧鐘程序有相似之處。當(dāng)按下調(diào)秒鍵 sec_tune時(shí)，秒針將從 0 持續(xù)增加到 59 后，再返回 0，任何時(shí)刻彈出按鍵即顯示當(dāng)時(shí)的值，調(diào)分鍵與調(diào)時(shí)鍵的原理與此相同。（3）為了設(shè)定鬧鐘，本文設(shè)計(jì)了一個(gè)目標(biāo)時(shí)間調(diào)整程序。（2）為了便于時(shí)鐘計(jì)數(shù)，需要 1hz 的時(shí)鐘信號(hào)。3 電子鐘系統(tǒng)設(shè)計(jì)方案 電子鐘系統(tǒng)設(shè)計(jì)要求（1）能夠?qū)γ?、分、小時(shí)進(jìn)行計(jì)時(shí)，每日按 24 小時(shí)計(jì)時(shí)制；（2）能夠作為計(jì)時(shí)器使用；（3）能夠設(shè)定鬧鐘； 系統(tǒng)設(shè)計(jì)方案概述及工作原理根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下設(shè)計(jì)方法，由正常計(jì)時(shí)模塊、定時(shí)器模塊、鬧鐘模塊、數(shù)碼轉(zhuǎn)換模塊、掃描多路輸出模塊組成。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 CPLD 器件。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。任意一個(gè)組合邏輯都可以用“與或”表達(dá)式來描述，所以該“與或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大量的組合邏輯功能。 CPLD 簡介CPLD 是 Complex Programmable Logic Device 的縮寫，即復(fù)雜可編程邏輯器件，內(nèi)部結(jié)構(gòu)為“與或陣列” 。（4）設(shè)計(jì)仿真 Quartus II 軟件允許設(shè)計(jì)者使用基于文本的向量文件（.vec ）作為仿真器的激勵(lì)，也可以在 Quartus II 軟件的波形編輯器中產(chǎn)生向量波形文件（.vwf）作為仿真器的激勵(lì)。（3）設(shè)計(jì)定時(shí)分析 單擊 Project 菜單下的“Timing Settings...”選項(xiàng)，可以方便地完魯東大學(xué)畢業(yè)設(shè)計(jì)4 成時(shí)間參數(shù)的設(shè)定。當(dāng)設(shè)計(jì)者需要向項(xiàng)目中添加新的 VHDL 文件時(shí)，可以通過“New”選項(xiàng)選擇添加。Quartus II 軟件的開發(fā)流程可概括為以下幾步：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)時(shí)序分析、設(shè)計(jì)仿真和器件編程，具有 FPGA 和 CPLD 芯片設(shè)計(jì)的所有階段的解決方案。 Quartus Ⅱ開發(fā)平臺(tái)Quartus II 是 Altera 公司的第四代可編程邏輯器件集成開發(fā)環(huán)境，提供從設(shè)計(jì)輸入到器件編程的全部功能。（3）對(duì)于設(shè)計(jì)的系統(tǒng)進(jìn)行層層分解，且在每一層次進(jìn)行仿真驗(yàn)證，設(shè)計(jì)錯(cuò)誤可以在早期發(fā)現(xiàn)，提高了設(shè)計(jì)的正確性。自頂向下設(shè)計(jì)方法有一些突出的優(yōu)點(diǎn)：（1）適應(yīng)于復(fù)雜和大規(guī)模的數(shù)字系統(tǒng)的開發(fā)，便于層次式、結(jié)構(gòu)化的設(shè)計(jì)思想。然后再對(duì)各個(gè)子模塊進(jìn)行仿真驗(yàn)證，合格之后經(jīng) EDA 開發(fā)平臺(tái)由計(jì)算機(jī)自動(dòng)綜合成門級(jí)電路，進(jìn)行門級(jí)仿真驗(yàn)證。 自頂向下設(shè)計(jì)方法本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法來完成電子鐘系統(tǒng)。其中 Use 定義區(qū)描述的是這個(gè)程序使用的定義庫，類似于 C語言的頭文件包括；魯東大學(xué)畢業(yè)設(shè)計(jì)3 Entity 定義區(qū)描述的電子的外部結(jié)構(gòu)，就是指元件的輸入和輸出接口，它用以定義一個(gè)芯片的管腳狀態(tài)；Architecture 定義區(qū)里面是這個(gè)程序的關(guān)鍵部分，包括算法，功能，硬件的行為等都是在 Architecture 區(qū)里面描述的。這個(gè)程序是一個(gè)簡單的 2 選 1 多路選擇器的 VHDL 完整描述。END PROCESS。ELSE y=b。ARCHITECTURE mux21a OF mux21 IS 結(jié)構(gòu)體說明部分BEGINPROCESS(a,b,s)BEGINIF s=’039。y:OUT STD_LOGIC)。ENTITY mux21 IS 實(shí)體說明部分PORT(a,b:IN STD_LOGIC。以下是一個(gè) VHDL 的實(shí)例：LIBRARY IEEE。電路設(shè)計(jì)的描述層次可分為系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)、門級(jí)和晶體管級(jí)，VHDL 的建模范圍可以從最抽象的系統(tǒng)級(jí)一直到門級(jí)，從多個(gè)層次對(duì)電路進(jìn)行模擬仿真。經(jīng)過不斷更改和改善，1993 年，VHDL 重新修訂并增加了一些功能，即 IEEE 107693 標(biāo)準(zhǔn)。 VHDL 介紹VHDL 是 Very High Speed Integrated Circuit Hardware Description Language 的縮寫，是在 ADA 語言的基礎(chǔ)上發(fā)展起來的硬件描述語言。我采魯東大學(xué)畢業(yè)設(shè)計(jì)2 用了自頂向下的設(shè)計(jì)方法，應(yīng)用功能強(qiáng)大的硬件描述語言 VHDL 完成系統(tǒng)的設(shè)計(jì)仿真。硬件描述語言有很多種，本文應(yīng)用具有強(qiáng)大的電路描述和建模能力的 VHDL 語言進(jìn)行電子鐘系統(tǒng)設(shè)計(jì)，為以后深入學(xué)習(xí)和應(yīng)用電子系統(tǒng)現(xiàn)代設(shè)計(jì)方法打好基礎(chǔ)，并具有工程實(shí)用性。目前，EDA 技術(shù)已經(jīng)成為支撐現(xiàn)代電子設(shè)計(jì)的通用平臺(tái)，并逐步向支持系統(tǒng)級(jí)設(shè)計(jì)的方向發(fā)展。CPLD1 引言隨著電子技術(shù)的飛速發(fā)展，各種電子設(shè)備及數(shù)字系統(tǒng)的復(fù)雜度、集成度越來越高，現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏越來越快，要求產(chǎn)品開發(fā)周期短、開發(fā)成本低、保密性和可修改及可擴(kuò)展性好，因此對(duì)集成電路的設(shè)計(jì)方法不斷提出了新的要求，因此 EDA 技術(shù)應(yīng)運(yùn)而生。 Quartus Ⅱ。 Technology,Information Engineering, Class 2 Grade 2022, 042210212)Abstract: VHDL（Very High Speed Integrated Circuit Hardware Description Language）has bee the mon hardware description language in today’s electronic engineering field. This article introduces by using VHDL how to design an electronic clock system, which is finished under the Quartus Ⅱenvironment. This article introduces the process and method of the digital system design and left the CPLD to realize the predetermined function.Key words:hardware description language。該系統(tǒng)在開發(fā)軟件 Quartus Ⅱ環(huán)境中設(shè)計(jì)完成，本文給出了設(shè)計(jì)該數(shù)字系統(tǒng)的流程和方法，最后通過 CPLD 實(shí)現(xiàn)預(yù)定功能。I目 錄1 引言 ..............................................................................................................................................................12 相關(guān)知識(shí)介紹 ..............................................................................................................................................1 VHDL 介紹 ............................................................................................................................................2 自頂向下設(shè)計(jì)方法 ...............................................................................................................................3 Quartus Ⅱ開發(fā)平臺(tái) ..............................................................................................................................3 CPLD 簡介 .............................................................................................................................................43 電子鐘系統(tǒng)設(shè)計(jì)方案 ..................................................................................................................................4 電子鐘系統(tǒng)設(shè)計(jì)要求 ...........................................................................................................................4 系統(tǒng)設(shè)計(jì)方案概述及工作原理 ...........................................................................................................44 電子鐘頂層設(shè)計(jì) ..........................................................................................................................................5 頂層設(shè)計(jì)分析 .......................................................................................................................................5 頂層電路圖 ...........................................................................................................................................65 各模塊電路的設(shè)計(jì) ......................................................................................................................................6 正常計(jì)數(shù)時(shí)間功能模塊 .........................................................................................................