【正文】 e key is when 10=n_state=01。 else n_state=state。 end case。 when 01=n_state=10。 end if。 process(state,key) begin case state is when 00= if key=10 then 22 n_state=01。 begin key=p amp。 signal n_state:std_logic_vector(1 downto 0):=00。 end control。 enc : out STD_LOGIC。 q : in STD_LOGIC。 entity control is Port ( clk : in STD_LOGIC。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 （ 5） 控制模塊： library IEEE。 seg_out=seg。 end case。 when 1001=seg=0000100。 when 0111=seg=0001111。 when 0101=seg=0100100。 when 0011=seg=0000110。 when 0001=seg=1001111。 end process。 when others=bcd=1010。 when 110=bcd=t4。 when 100=bcd=t3。 when 010=bcd=1010。 process(dig) begin case dig is when 000=bcd=t0。 end case。 when 110=dig_out=10111111。 when 100=dig_out=11101111。 when 010=dig_out=11111011。 process(dig) begin case dig is when 000=dig_out=11111110。 end if。 else dig=dig+1。139。 begin process(clk_1k) begin if clk_1k39。 signal seg: std_logic_vector(6 downto 0):=1111110。 end display。 seg_out : out STD_LOGIC_VECTOR (6 downto 0)。 t5 : in STD_LOGIC_VECTOR (3 downto 0)。 t3 : in STD_LOGIC_VECTOR (3 downto 0)。 t1 : in STD_LOGIC_VECTOR (3 downto 0)。 entity display is Port ( clk_1k : in STD_LOGIC。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 （ 4）顯示譯碼模塊： 19 library IEEE。 end process。 t5=t_5。 t3=t_3。 t1=t_1。139。 end latch。 t4 : out STD_LOGIC_VECTOR (3 downto 0)。 t2 : out STD_LOGIC_VECTOR (3 downto 0)。 t0 : out STD_LOGIC_VECTOR (3 downto 0)。 t_5 : in STD_LOGIC_VECTOR (3 downto 0)。 t_3 : in STD_LOGIC_VECTOR (3 downto 0)。 t_1 : in STD_LOGIC_VECTOR (3 downto 0)。 use 。 18 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 （ 3）數(shù)據(jù)鎖存器： library IEEE。 Inst_t_6b: t_6 PORT MAP( clk =clk_100 , clr =clr , en =o5 , co =coa , sum =cout5 )。 Inst_t_6a: t_6 PORT MAP( clk =clk_100 , clr =clr , en =o3 , co =o4 , sum =cout3 )。 Inst_t_10b: t_10 PORT MAP( clk =clk_100 , clr =clr , en =o1, co =o2 , sum =cout1 )。 begin Inst_fp1k_to_100: fp1k_to_100 PORT MAP( clk =clk, q =clk_100 )。 END COMPONENT。 co : OUT std_logic。 clr : IN std_logic。 END COMPONENT。 co : OUT std_logic。 16 clr : IN std_logic。 END COMPONENT。 architecture Behavioral of jishuqi is COMPONENT fp1k_to_100 PORT( clk : IN std_logic。 coa : out std_logic)。 cout4 : out STD_LOGIC_VECTOR (3 downto 0)。 cout2 : out STD_LOGIC_VECTOR (3 downto 0)。 cout0 : out STD_LOGIC_VECTOR (3 downto 0)。 clr : in STD_LOGIC。 use 。 Unment the following library declaration if using arithmetic functions with Signed or Unsigned values use 。 計(jì)數(shù)器模塊級聯(lián) ： library IEEE。 end process。 end if。 else co=39。 then co=39。 if temp=1001 and en=39。 end if。 else temp=temp+1。139。 and clk39。 elsif (clk=39。co=39。139。 architecture Behavioral of t_10 is signal temp:std_logic_vector(3 downto 0)。 sum : out STD_LOGIC_VECTOR (3 downto 0))。 en : in STD_LOGIC。 entity t_10 is Port ( clk : in STD_LOGIC。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 模 10 計(jì)數(shù)器： library IEEE。 end process。 end if。 else co=39。 then co=39。 if temp=101 and en=39。 end if。 else temp=temp+1。139。 and clk39。 elsif (clk=39。co=39。139。 architecture Behavioral of t_6 is signal temp:std_logic_vector(2 downto 0)。 sum : out STD_LOGIC_VECTOR (2 downto 0))。 en : in STD_LOGIC。 entity t_6 is Port ( clk : in STD_LOGIC。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 13 （ 2）計(jì)數(shù)器： 模 6 計(jì)數(shù)器： library IEEE。 end process。end if。 else sum=sum+1。)。 begin process(clk) begin if falling_edge(clk) then if sum=4 then sum=(others=39。 signal q1:std_logic:=39。039。 end fp1k_to_100。 entity fp1k_to_100 is port ( clk : in STD_LOGIC。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 1KHz 到 100Hz 分頻器： library IEEE。 q=sum(15)。 q=q1。 end if。)。 begin process(clk) begin if falling_edge(clk) then if sum=47999 then sum=(others=39。 signal q1:std_logic:=39。039。 end fp48m_to_1k。 entity fp48m_to_1k is port ( clk : in STD_LOGIC。 Unment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM。 use 。 6. 參考文獻(xiàn) : [1]李國洪、胡輝、沈明山 .EDA 技術(shù)與實(shí)驗(yàn) .機(jī)械工業(yè)出版社， 2020 [2]閆石．?dāng)?shù)字電子技術(shù)基礎(chǔ)（第五版）．高等教育出版社， 2020 [3] （美） John ：原理與實(shí)踐（原書第四版） .北京：機(jī)械工業(yè)出版社， 7. 附錄 （各模塊源程序）： （ 1） 分頻器： 48MHz 到 1KHz 分頻器 ： library IEEE。 希望以后能有更多的動(dòng)手實(shí)踐機(jī)會(huì)，在硬件 實(shí)踐中發(fā)現(xiàn)自己的不足，彌補(bǔ)自己的不足 。在設(shè)計(jì)的過程中遇到問題 ， 發(fā)現(xiàn)了自己的不足之處， 這是不可避免的。在此基礎(chǔ)上設(shè)計(jì)秒表的VHDL 語言 ，顯得 條理清晰和檢查糾錯(cuò)方便。剛開始我對 VHDL 語言的一無所知而且顯得無從下手，在調(diào)整心態(tài)后我開始仔細(xì)了解和掌握課件中有關(guān)于 VHDL 的語句，設(shè)計(jì)流程和調(diào)試方法，在對這些有一定理解的基礎(chǔ)上，我又看了幾個(gè)VHDL 應(yīng)用的小例子，增加對 原理 的熟悉度。 另一方面，通過 Modesim 仿真， 可以測 試各程序模塊， 并且可以清楚看到 各模塊仿真結(jié)果與其功能相符合 。 頂層文件：實(shí)現(xiàn)各個(gè)模塊之間的連接匹配，同時(shí)分配實(shí)際電路板的引腳。 實(shí)現(xiàn)原理圖 : 按鍵消抖模塊 ：功能是 消除按鍵輸入信號的影響，輸出單脈沖 。具體而言產(chǎn)生三個(gè)輸出控制信號：清零，計(jì)數(shù)，鎖存。注：本實(shí)驗(yàn)電路板使用共陽極，即低電平有效。 顯示譯碼模塊 ：顯示譯碼管外聯(lián)部分示意圖： 內(nèi)部原理圖： 功能是：從鎖存器接入數(shù)據(jù)，通過掃描計(jì)數(shù)