【正文】 d； END IF。) THE q=‘0’ ；ELSIF (clk39。END dff1。End if；End process；P57? D觸發(fā)器Entity dff1 ISPORT (clk ,d ,reset : in STD_LOGIC。 ELSE q=d。 END PROCESS。 ELSIF (clk’EVENT AND clk=‘1’)THEN q=d。計(jì)數(shù)器216。觸發(fā)器216。p時(shí)序電路分類： 時(shí)序電路可分為 同步時(shí)序電路和異步時(shí)序電路兩種 ，大部分時(shí)序電路為同步時(shí)序電路。End rtl；P55p時(shí)序邏輯電路？ 是具有記憶（或內(nèi)部狀態(tài)）的電路，即時(shí)序邏輯電路的輸出不但與當(dāng)前的輸入狀態(tài)有關(guān)，而且與以前的輸入狀態(tài)有關(guān)。 a=aout。else aout=“ ZZZZZZZZ”。End process。End if。 Begin Process (a, dr, en) begin If((en=‘0’)and (dr=‘1’))then bout=a。End tri_bigate。 en:in std_logic。Use 。 (b→a) 如果 dr=‘1’ ， b=a。數(shù)據(jù)輸入 控制輸入 數(shù)據(jù)輸出din en doutX 0 Z0 1 01 1 1三態(tài)門dinendoutSynplify Pro綜合P52p雙向總線緩沖器功能：雙向總線緩沖器有兩個輸入輸出端 a和 b，一個方向控制端 dr和一個選通端 en。End process。0， 1態(tài) else dout=‘Z’。End tri_gate。 優(yōu)先級編碼器Input[7 ..0] Output[2..0]P50Synplify pro綜合P51p三態(tài)門電路Entity tri_gate is port(din,en:in std_logic。 end process。 elsif Input(0) = ‘1’ then output = 000。 elsif Input(2) = ‘1’ then output = 010。 elsif Input(4) = ‘1’ then output = 100。 elsif Input(6) = ‘1’ then output = 110。 End priority。End RTL；P48synplify綜合“ 111”“ 111”“ 110”“ 000”Dout7Dout0Synplify pro綜合電路…P49p優(yōu)先級編碼器 (83)entity priority is port(Input : in std_logic_vector(7 downto 0)。END IF。 when others =Dout = 00000000。 when 110 = Dout = 01000000。 when 100 = Dout = 00010000。Din[2..0]38譯碼器enDout[7..0]P47 when 010 = Dout = 00000100。 ELSE CASE Din IS when 000 = Dout = 00000001。amp。Architecture beh of nand2 isBegin y=a Nand b。 y:out std_logic)。use 。 編、譯碼器216。p常用組合邏輯主要包括 ：216。例： 2選 1電路P44p組合邏輯電路： 用各種門電路組成的，用于實(shí)現(xiàn)某種功 能的復(fù)雜邏輯電路。 END mux21。USE 。End rtl。 a。Architecture rtl of mux41 isSignal:sel std_logic_vector(1 downto 0)。 q:out std_logic)。 c=a AND b是一個并發(fā)語句，這里 a， b都是信號量；代 入符號 “=” 右邊可以用算術(shù)運(yùn)算表達(dá)式、邏輯表達(dá)式或關(guān)系操作表達(dá)式來表示。 如： Process(a,b) Begin c=a AND b。P39? 信號代入語句用在并發(fā)執(zhí)行場合就是并發(fā)信號代入語句。216。216。 216。216。 ? 進(jìn)程語句主要有以下幾個特點(diǎn)： 216。 P37二 .并發(fā)描述語句p Process 進(jìn)程語句p Concurrent Signal Assignment 并發(fā)信號代入語句p Conditional Signal Assignment 條件信號代入語句p Selective Signal Assignment 選擇信號代入語句p Concurrent Procedure Call 并發(fā)過程調(diào)用語句p Block 塊語句P38? 進(jìn)程語句是最主要的并發(fā)語句，也是最能體現(xiàn)硬件描述語言特點(diǎn)的一條語句。 WHILE（ i10） LOOP sum： = sum+i。 標(biāo)號： WHILE 條件 LOOP 順序處理語句 END LOOP 標(biāo)號；沒有給出循環(huán)次數(shù)的范圍，而是給出了循環(huán)執(zhí)行順序語句的條件；沒有自動遞增循環(huán)變量的功能，所以必須在順序處理語句中增加一條循環(huán)次數(shù)計(jì)算語句，用于循環(huán)控制。P35LOOP語句用于描述迭代電路，即將相同功能的電路串連起來，通常有兩種描述方式。? CASE語句必須列出所有條件， IF語句不一定，一般來說，列出所有條件是不大可能的，故在 CASE語句中，常常在最后有 WHEN OTHERS 語句。 END rtl。 END CASE。 WHEN “11”=Y=input(3)。 WHEN “01”=Y=input(1)。? 語句格式： CASE 表達(dá)式 IS WHEN 條件表達(dá)式 =順序語句； END CASE。P32 語句? Case語句用來描述總線或編碼、譯碼的行為，從許多不同語句的序列中選擇其中之一執(zhí)行的行為。END PROCESS。 ELSE Y=input(3)。ELSIF (sel=“01”)THEN Y=input(1)。End mux41。entity Mux41 isPort(input :in std_logic_vector(3 downto 0）；Sel（ in std_logic _vector(1 downto 0)。P30P31Library ieee。p 三種類型： 1：開關(guān)控制（門閂控制） IF 條件 THEN END IF； 2: 2選 1控制 IF 條件 順序語句 ELSE 順序語句 END IF。P29p If 語句是根據(jù)所制指定的條件來確定執(zhí)行那些語句。216。 可以將上述 WAIT 語句 “ 或 ” 起來216。 WAIT FOR 時(shí)間 ：時(shí)間到后，結(jié)束等待。 語句的功能操作 ： 有算術(shù)、邏輯運(yùn)算；信號和變量的賦值，子程序調(diào)用等。216。 Configuration 配置名 Of 實(shí)體名 [語句說明 ] End 配置名；P26 VHDL語言的主要描述語句兩類描述語句： 一 ：順序語句（ Sequential） 二：并發(fā)語句（ Concurrent） P27一、順序描述語句? 順序語句是按出現(xiàn)的次序加以執(zhí)行。設(shè)計(jì)者可以 利用配置語句來選擇不同的構(gòu)造體 ，使其與要設(shè)計(jì)的實(shí)體相對應(yīng)。該語句表示在 VHDL程序中要使用名為 Std_logic_1164的包集合中所有定義或說明項(xiàng)。要使用包集合時(shí)可以用 USE語句說明。包集合包含 信號的定義、常數(shù)定義、數(shù)據(jù)類型定義、元器件定義、函數(shù)定義、過程定義等 。p用戶定義庫 :為了方便工作，用戶自己設(shè)計(jì)的單元可以作為用戶自定義庫。p面向用戶的 ASIC庫 :為了進(jìn)行門級仿真，各個公司提供面向ASIC的邏輯門庫，例設(shè)計(jì)單片機(jī)、乘法器、接口等電路時(shí)，并不需要用用戶設(shè)計(jì)這些器件，直接可調(diào)用。 如 :LIBRARY IEEE。 如 :VHDL標(biāo)準(zhǔn)庫中定義 BIT、 BIT_VECTOR等。 Library 庫名； 庫的好處在于使設(shè)計(jì)者可以共享已經(jīng)編譯過的設(shè)計(jì)結(jié)果，在 VHDL中可以存在多個不同的庫，但庫之間是相互獨(dú)立的，不可嵌套。p 庫的功能和表示（ Library）： 庫的功能類似于目錄： 存放編譯后的數(shù)據(jù)集合，單元，構(gòu)造體，實(shí)體等，使得設(shè)計(jì)者可以共享已經(jīng)編譯過的設(shè)計(jì)結(jié)果。p 包集合 (package)：存放各設(shè)計(jì)模塊都能共享的數(shù)據(jù)類型、常數(shù)和子程序。THEN q=d。 AND CLK39。 確保 CLK的變化是一次上升沿的跳變216。LAST_VALUE=‘039。EVENT AND (CLK=‘139。216。描述信號邊沿出現(xiàn)的時(shí)刻p 時(shí)鐘上升沿表示：216。end process。 c := b。begin c := a。end process。 c = b。 不同點(diǎn)： 變量賦值有立即性，且只用于 process， subprogram中（VHDL107687），而信號除此之外，還可用于并行語句中? 應(yīng)用： 簡單計(jì)算 signal 復(fù)雜計(jì)算 variable 中間結(jié)果 variableSignals VariablesUtility Represent Circuit Interconnect Represent local StorageScope Global Scope (anywhere) Local Scope(inside Process)Behavior Updated at end of Process(New Value not Available) Updated immediately (New Value Available)P18signal a, b, c, x, y : integerprocess(a, b, c)begin c = a。P17常數(shù)、變量、信號的區(qū)別216。216。 如： a 是變量， b是信號，則 a:=b。216。 信號量是全局量（ Architecture、 Package、 entity）變量是局部量（ Process、 Function、 Procedure)216。p 常數(shù)（ CONSTANT）： 如電源、地等，用來描述固定的值。p 信號 (SIGNAL)： 對應(yīng)物理意義上是實(shí)際電路連接線。通常根據(jù)描述的對象把構(gòu)造體命名為 behav（ behavioral）行為描述， rtl寄存器傳輸描述， struct（ structural）結(jié)構(gòu)描述。 ★ 例中 BIT數(shù)據(jù)用 std_logic說明， Bus的 BIT_VECTOR用 std_logic_vector說明是完全等效的。 bus:out std_logic_vector(7 downto 0))。 Entity Mux is port