【正文】 P104仔細(xì)觀察，在 Exam1和 Exam2進(jìn)程中的語(yǔ)句都有同一個(gè)毛病。 缺少 Z的值 End case。Exam2: process(C) Begin Case C is When ‘0’= Q = ‘1’。 暗指鎖存 End if。而且由于這些結(jié)構(gòu)通常都由大量的觸發(fā)器組成，不僅使電路更復(fù)雜，工作速度降低，而且由于時(shí)序配合的原因會(huì)導(dǎo)致不可預(yù)料的結(jié)果 .P103① 不必要的鎖存以下有 2段設(shè)計(jì)，如果單從語(yǔ)法上來(lái)看是沒(méi)有任何錯(cuò)誤的，而且編譯時(shí)都可以通過(guò)，但是如果從電路結(jié)構(gòu)上考慮，它們都存在問(wèn)題。? 用 VHDL進(jìn)行設(shè)計(jì)，最終綜合出的電路的復(fù)雜程度，除取決于設(shè)計(jì)要求實(shí)現(xiàn)的功能的難度外，還受設(shè)計(jì)工程師對(duì)電路的描述方法和對(duì)設(shè)計(jì)的規(guī)劃水平的影響。因此，即使最后綜合出的電路都能實(shí)現(xiàn)相同的邏輯功能，其電路的復(fù)雜程度和時(shí)延特性都會(huì)有很大的差別，甚至某些臃腫的電路還會(huì)產(chǎn)生難以預(yù)料的問(wèn)題。設(shè)計(jì)者主要是根據(jù) VHDL的語(yǔ)法規(guī)則，對(duì)系統(tǒng)目標(biāo)的邏輯行為進(jìn)行描述，然后通過(guò)綜合工具進(jìn)行電路結(jié)構(gòu)的綜合、編譯、優(yōu)化，通過(guò)仿真工具進(jìn)行邏輯功能仿真和系統(tǒng)時(shí)延的仿真。139。 then state=S0。 if a=39。 when S5= x=39。 then state=S1。 elsif a=39。039。039。 end if。139。 then state=S4。 if a=39。 when S3= x=39。 then state=S3。 elsif a=39。039。039。 end if。139。end behave。 end if。 state=S0。 when others= x=39。139。 then state=S0。elsif a=39。 x=39。039。 end if。139。 then state=S7。 if a=39。 when S6= x=39。 state=S6。039。039。 end if。139。 then state=S0。 if a=39。 then case state is when S0= x=39。event and clk=39。) then state = S0。signal state : state_type。end FSM。entity FSM isport(clk, rst, a : in std_logic。P91狀態(tài)機(jī)綜合結(jié)果圖 (synplify pro綜合）State machineP92P93課堂練習(xí) ：用 Mealy型狀態(tài)機(jī)設(shè)計(jì) 6進(jìn)制計(jì)數(shù)器 （畫(huà)出狀態(tài)轉(zhuǎn)移圖）？P94利用狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器 (“11100101”)library ieee。end process。 end case。 y = 11。 y = 00。 y = “10” ； end if。 y = “11”。 y = 00。 end if。 else state = state2。 when state2 = if id = x7 then state = state3。 when state1 = state = state2。 y = 00。 y = 10。139。 初始態(tài)輸出 P90 elsif (clk39。 then state = state0。 signal state: states。 end mealy1。 id:in std_logic_vector(3 downto 0)。 use 。end archmoore2。end process。end case。 else state = state4。 end if。 elsif id = x9“then state = state4。 end if。 when state2 = if id = x7 then state = state3。 end if。) then P85 case state is when state0 = if id = x3 then state = state1。event and clk=39。 then state = state0。二進(jìn)制碼定義beginmoore: process (clk, rst) begin if rst=39。constant state3: std_logic_vector(2 downto 0) := 110。constant state1: std_logic_vector(2 downto 0) := 010。architecture archmoore2 of moore isSignal state: std_logic_vector(2 downto 0)。 y:out std_logic_vector(1 downto 0))。entity moore is port( clk, rst:in std_logic。 end process；P84VHDL設(shè)計(jì)狀態(tài)機(jī)實(shí)例p Moor型狀態(tài)機(jī)library ieee。 end process。 then PresentState=NextState。event and clk=39。?? 隱性的定義狀態(tài)機(jī)： Signal PresentState: std_logic_vector(2 downto 0)。 State: TYPE is 000 001 011 010 110 111 101 100。 狀態(tài)編碼采用 其他碼型 語(yǔ)法： TYPE State is (s0,s1,s2,s3,s4,s5)。 狀態(tài)編碼采用 二進(jìn)制編碼 語(yǔ)法： TYPE State is (s0,s1,s2,s3,s4,s5)。 Moor狀態(tài)機(jī)： 輸出 僅與 當(dāng)前狀態(tài) 有關(guān)而與輸入無(wú)關(guān)216。end Behavioral。process3:或運(yùn)算process(clk1,clk2) begin clk_5=clk1 or clk2。 end if。 else clk2=‘139。 end if。 then if temp2=4 then temp2=0。 elsif clk39。039。 end process。 end if。 else clk1=39。 if 1temp1 then clk1=39。 else temp1=temp1+1。event and clk=‘139。 then temp1=0。Synplify pro綜合 RTL視圖P71課堂練習(xí)： 對(duì) 40MHz的源時(shí)鐘信號(hào)進(jìn)行 32分頻，占空比為 50%P72整奇數(shù)占空比為 50%的分頻器如何設(shè)計(jì)？clkclk_5P73clkclk_5clk_5_1clk_5_250%占空比計(jì)算： clk_5=clk_5_1 or clk_5_2P74process1: 占空比 40％的 5分頻（上升延） process(clk,reset)begin if reset= 39。end process。 end if。 then if q105 then 占空比設(shè)置 clk1=‘039。P69P2： process(clk,q10)分頻begin if clk39。 q=conv_std_logic_vector(q10,4)。 END IF。 ELSIF(q10=9)THEN q10=0。)THEN IF(reset=‘139。BEGINP1： PROCESS(clk)計(jì)數(shù) BEGIN IF(clk39。 END count10。 clk1:out std_logic。 use 。 USE 。最常用的分頻器設(shè)計(jì)采用計(jì)數(shù)器對(duì)時(shí)鐘進(jìn)行 分頻系數(shù) 計(jì)數(shù)，采用調(diào)整范圍計(jì)數(shù)或采用組合邏輯實(shí)現(xiàn)需要的頻率時(shí)鐘的占空比值 。end rtl。 q=conv_std_logic_vector(q10,4)。 END IF。 ELSIF(q10=9)THEN q10:=0。)THEN IF(reset=‘139。 BEGIN10進(jìn)制計(jì)數(shù)器clkresetq[3..0]P65IF(clk39。END count10。ENTITY count10 ISPORT(reset,clk:IN STD_LOGIC。use 。P61Synplify pro綜合P621 0 0 0 1 1 0 1 0 1start1 0P63clk D Qd D Q D Q D Q D Q D Q D Q D Qq[7..0]位串轉(zhuǎn)并移位寄存器總線數(shù)據(jù)串轉(zhuǎn)并移位寄存器clkD QD[7..0] D Q D Q D Q D Q D Q D Q D Q q0[7..0]q1[7..0]q2[7..0]q3[7..0]q4[7..0]q5[7..0]q6[7..0]q7[7..0]8 8 8 8 8 8 8 8P64? 10進(jìn)制計(jì)數(shù)器LIBRARY IEEE。end process。 q=temp。 temp(6)= temp(5)。 temp(4)= temp(3)。 temp(2)= temp(1)。then temp(0)= din。elsif clk39。 begin process(clk,clr) begin if clr=‘139。end parltostr。entity parltostr isport(clr,clk,din:in std_logic。clkD D DQ Q Qd a b qP59? 串轉(zhuǎn)并移位寄存器library ieee。END PROCESS。q = b。 BEGINPROCESS (clk) BEGINIF clk’event and clk=‘1’ THENa = d。END reg1。 clk: in BIT。 END rtl。)THE q=