硬件描述語言hdl的現(xiàn)狀與發(fā)展(參考版)
2025-07-02 03:57本頁面
【正文】 針對目前硬件描述語言的發(fā)展和國家芯片制造生產(chǎn)的發(fā)展戰(zhàn)略，國內(nèi)如何在原EDA基礎(chǔ)薄弱的情況下迅速發(fā)展，使EDA成為一個合理、健康而必不可少的產(chǎn)業(yè)；將基礎(chǔ)研究活動與獨立產(chǎn)業(yè)的作用合理的結(jié)合，建議開展如下方面的工作： ?、?為了實現(xiàn)我國的芯片設(shè)計自主化，必須夯實基礎(chǔ)，在結(jié)合VHDL的基礎(chǔ)上，推廣Verilog HDL設(shè)計語言，使硬件設(shè)計的底層單元庫可以自主研制； ?、?根據(jù)目前芯片系統(tǒng)的發(fā)展趨勢，對系統(tǒng)級語言進行比較研究，在Suoerlog、SystemC等語言中做出選擇，并進行相關(guān)工具的推廣，以及與相關(guān)企業(yè)進行合作等； ③ 深入HDL語言的綜合和仿真等模型的研究，努力在與國外合作的基礎(chǔ)上，建立自主知識產(chǎn)權(quán)的EDA公司； ?、?積極加入EDA目前正在進行的標準化工作，做到了解、學(xué)習(xí)、應(yīng)用、吸收、參與并重； ?、?政府積極加入，重視產(chǎn)、學(xué)、研的合作，開展卓有成效的發(fā)展模式。Synopsys合了Avant！和CoDesign，Cadence合了GDA等，形成了幾大巨頭的局面。標準化系統(tǒng)芯片的設(shè)計工具和語言，使SoC真正達到第三次微電子設(shè)計革命浪潮。 ?、?擴展其高級庫格式（ALF）標準，使其包含物理領(lǐng)域的信息，是EDA開發(fā)商可以致力于解決互連問題的算法，從而使電路設(shè)計者在解決設(shè)計收尾工作時，不再受到這個問題的困擾。但是，當(dāng)今市場的迅速發(fā)展正在將優(yōu)勢轉(zhuǎn)向那些提供標準時能做到快速適應(yīng)和技術(shù)領(lǐng)先的組織。所有解決方案的基礎(chǔ)，是設(shè)計工具開發(fā)過程的組件——互用性標準?！ ∫院?，EDA界將在以下三個方面開展工作。 滿足未來設(shè)計者需要的設(shè)計環(huán)境將是多家供應(yīng)商提供解決方案的模式，因為涉及的問題面太廣且太復(fù)雜，沒有哪個公司或?qū)嶓w可以獨立解決。為了設(shè)計工作頻率近2GHz的高性能電路，就必須解決感應(yīng)、電遷移和襯底噪聲問題（同時還有設(shè)計復(fù)雜度問題）。 5 未來發(fā)展和技術(shù)方向 。開發(fā)者只需要一組描述類庫和一個包含仿真核的庫，就可以在通常的ANSI C++編譯器環(huán)境下開發(fā)；但硬件描述與原有方法完全不兼容。該方案特點是風(fēng)險較小，易于集成，與原硬件設(shè)計兼容性好，有集成開發(fā)環(huán)境?！ 、?系統(tǒng)級及軟件級采用Superlog，硬件級和實現(xiàn)級均采用Verilog HDL描述，這樣和原有的硬件設(shè)計可以兼容。目前，VHDL與Verilog的互操作性已經(jīng)逐步走向標準化，但軟件與硬件的協(xié)調(diào)設(shè)計還是一個很具挑戰(zhàn)性的工作，因為軟件越來越成為SOC設(shè)計的關(guān)鍵。因為它們適合于IP核復(fù)用和系統(tǒng)級仿真綜合優(yōu)化的需要，而軟件（嵌入式、固件式）也越來越成為一個和系統(tǒng)密切相關(guān)的抽象級別。（與具體的物理電路有對應(yīng)關(guān)系，工藝庫元件和宏部件設(shè)計人員必須掌握。以上四種，數(shù)字系統(tǒng)設(shè)計工程師必須掌握。） ◇ 門級（gatelevel）——描述邏輯門以及邏輯門之間的連接模型。4 目前可取可行的策略和方式 按傳統(tǒng)方法，我們將硬件抽象級的模型類型分為以下五種： ◇ 系統(tǒng)級（system）——用語言提供的高級結(jié)構(gòu)實現(xiàn)算法運行的模型； ◇ 算法級（algorithm）——用語言提供的高級結(jié)構(gòu)實現(xiàn)算法運行的模型； ◇ RTL級（Register Transfer Level）——描述數(shù)據(jù)在寄存器之間流動和如何處理、控制這些數(shù)據(jù)
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