硬件描述語言hdl的現(xiàn)狀與發(fā)展(存儲版)
【正文】 容性好，有集成開發(fā)環(huán)境?！ M足未來設(shè)計者需要的設(shè)計環(huán)境將是多家供應(yīng)商提供解決方案的模式，因為涉及的問題面太廣且太復雜，沒有哪個公司或?qū)嶓w可以獨立解決。 ?、?擴展其高級庫格式（ALF）標準，使其包含物理領(lǐng)域的信息，是EDA開發(fā)商可以致力于解決互連問題的算法，從而使電路設(shè)計者在解決設(shè)計收尾工作時，不再受到這個問題的困擾?！ ♂槍δ壳坝布枋稣Z言的發(fā)展和國家芯片制造生產(chǎn)的發(fā)展戰(zhàn)略，國內(nèi)如何在原EDA基礎(chǔ)薄弱的情況下迅速發(fā)展，使EDA成為一個合理、健康而必不可少的產(chǎn)業(yè)；將基礎(chǔ)研究活動與獨立產(chǎn)業(yè)的作用合理的結(jié)合，建議開展如下方面的工作： ?、?為了實現(xiàn)我國的芯片設(shè)計自主化，必須夯實基礎(chǔ)，在結(jié)合VHDL的基礎(chǔ)上，推廣Verilog HDL設(shè)計語言，使硬件設(shè)計的底層單元庫可以自主研制； ?、?根據(jù)目前芯片系統(tǒng)的發(fā)展趨勢，對系統(tǒng)級語言進行比較研究，在Suoerlog、SystemC等語言中做出選擇，并進行相關(guān)工具的推廣，以及與相關(guān)企業(yè)進行合作等； ?、?深入HDL語言的綜合和仿真等模型的研究，努力在與國外合作的基礎(chǔ)上，建立自主知識產(chǎn)權(quán)的EDA公司； ?、?積極加入EDA目前正在進行的標準化工作，做到了解、學習、應(yīng)用、吸收、參與并重； ?、?政府積極加入，重視產(chǎn)、學、研的合作，開展卓有成效的發(fā)展模式。但是，當今市場的迅速發(fā)展正在將優(yōu)勢轉(zhuǎn)向那些提供標準時能做到快速適應(yīng)和技術(shù)領(lǐng)先的組織。為了設(shè)計工作頻率近2GHz的高性能電路，就必須解決感應(yīng)、電遷移和襯底噪聲問題（同時還有設(shè)計復雜度問題）?！ 、?系統(tǒng)級及軟件級采用Superlog，硬件級和實現(xiàn)級均采用Verilog HDL描述，這樣和原有的硬件設(shè)計可以兼容。以上四種，數(shù)字系統(tǒng)設(shè)計工程師必須掌握。 ?、?強大的驗證功能。 Superlog Superlog集合了Verilog的簡潔、C語言的強大、功能驗證和系統(tǒng)級結(jié)構(gòu)設(shè)計等特征，是一種高速的硬件描述語言。 SystemC正是在這種情況下，由Synopsys公司和CoWare公司積極響應(yīng)目前各方對系統(tǒng)級設(shè)計語言的需求而合作開發(fā)的。1999年，CoDesign公司發(fā)布了SUPERLOGTM系統(tǒng)設(shè)計語言，同時發(fā)布了兩個開發(fā)工具：SYSTEMSIMTM和SYSTEMEXTM?！ ‰S著VerilogXL算法的成功，Verilog HDL語言得到迅速發(fā)展?！ ‰m然有“VHDL是一個4億美元的錯誤”這樣的說法，但VHDL畢竟是1995年以前唯一制訂為標準的硬件描述語言，這是它不爭的事實和優(yōu)勢；但同時它確實比較麻煩，而且其綜合庫至今也沒有標準化，不具有晶體管開關(guān)級的描述能力和模擬設(shè)計的描述能力?！薄 「鞣饺耸扛鞒旨阂姡簽閂erilog辯護者認為，開發(fā)一種新的設(shè)計語言是一種浪費；為SystemC辯護者認為，系統(tǒng)級芯片SoC快速增長的復雜性需要新的設(shè)計方法；C語言的贊揚者認為，Verilog是硬件設(shè)計的匯編語言，而編程的標準很快就會是高級語言，Cynlib C++是最佳的選擇，它速度快、代碼精簡；Superlog的捍衛(wèi)者認為，Superlog是Verilog的擴展，可以在整個設(shè)計流程中僅提供一種語言和一個仿真器，與現(xiàn)有的方法兼容，是一種進化，而不是一場革命。因此，完全有必要在這方面作一些比
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