【正文】 0]q2[7..0]q3[7..0]q4[7..0]q5[7..0]q6[7..0]q7[7..0]8 8 8 8 8 8 8 8P64? 10進制計數(shù)器LIBRARY IEEE。USE 。use 。use 。ENTITY count10 ISPORT(reset,clk:IN STD_LOGIC。 q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END count10。architecture rtl OF count10 ISBEGINPROCESS(clk) VARIABLE q10:INTEGER range 0 to 9。 BEGIN10進制計數(shù)器clkresetq[3..0]P65IF(clk39。event and clk=‘139。)THEN IF(reset=‘139。)THEN q10:=0。 ELSIF(q10=9)THEN q10:=0。 ELSE q10:=q10+1。 END IF。END IF。 q=conv_std_logic_vector(q10,4)。數(shù)據(jù)類型轉(zhuǎn)換END PROCESS。end rtl。P66課堂練習(xí) ：參考實例設(shè)計一個有異步清零端的 25進制減法計數(shù)器P67? 在具體的電路設(shè)計中，可能需要很多種不同頻率的時鐘，但 時鐘源 往往只有一個，這時候就需要分頻得到我們需要的時鐘頻率，同時也能滿足時鐘同步設(shè)計。最常用的分頻器設(shè)計采用計數(shù)器對時鐘進行 分頻系數(shù) 計數(shù)，采用調(diào)整范圍計數(shù)或采用組合邏輯實現(xiàn)需要的頻率時鐘的占空比值 。? 10分頻器的設(shè)計 Library ieee。 USE 。 use 。 use 。 ENTITY count10 IS PORT(reset,clk:IN STD_LOGIC。 clk1:out std_logic。 q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END count10。P68architecture rtl OF count10 ISsignal q10:INTEGER range 0 to 9。BEGINP1： PROCESS(clk)計數(shù) BEGIN IF(clk39。event and clk=‘139。)THEN IF(reset=‘139。)THEN q10=0。 ELSIF(q10=9)THEN q10=0。 ELSE q10=q10+1。 END IF。 END IF。 q=conv_std_logic_vector(q10,4)。END PROCESS。P69P2： process(clk,q10)分頻begin if clk39。event and clk=‘139。 then if q105 then 占空比設(shè)置 clk1=‘039。 else clk1=‘139。 end if。end if。end process。end rtl。Synplify pro綜合 RTL視圖P71課堂練習(xí)： 對 40MHz的源時鐘信號進行 32分頻，占空比為 50%P72整奇數(shù)占空比為 50%的分頻器如何設(shè)計？clkclk_5P73clkclk_5clk_5_1clk_5_250%占空比計算： clk_5=clk_5_1 or clk_5_2P74process1: 占空比 40％的 5分頻（上升延） process(clk,reset)begin if reset= 39。039。 then temp1=0。 elsif clk39。event and clk=‘139。 then if temp1=4 then temp1=0。 else temp1=temp1+1。 end if。 if 1temp1 then clk1=39。039。 else clk1=39。139。 end if。 end if。 end process。P75process2:占空比 40％的 5分頻（下降延）process(clk,reset)beginif reset= 39。039。 then temp2=0。 elsif clk39。event and clk=‘039。 then if temp2=4 then temp2=0。 else temp2=temp2+1。 end if。 if 1temp2 then clk2=‘039。 else clk2=‘139。 end if。 end if。 end process。process3:或運算process(clk1,clk2) begin clk_5=clk1 or clk2。end process。end Behavioral。Synplify pro綜合 RTL視圖P77課堂練習(xí) ：設(shè)計一個占空比為 50%的 3分頻器思考題： 如果是設(shè)計任意整數(shù)分頻器、半整數(shù)分頻呢？半整奇數(shù) (N/2)分頻器如何設(shè)計？CLKCLK_5CLKXORCLK_50 1 2Count40%、 例如 ：lCLK_5為 CLK的 50%占空比的 5倍分頻lCLK與 CLK的 XOR為 l計數(shù)為 0， 1輸出為高 ‘ 1’ ， 2為低 ‘ 0’Synplify pro綜合 RTL視圖50%占空比輸出 與輸入時鐘異或輸出P80 VHDL語言的狀態(tài)機設(shè)計p 有限狀態(tài)機的類型：216。 Moor狀態(tài)機： 輸出 僅與 當(dāng)前狀態(tài) 有關(guān)而與輸入無關(guān)216。 Mealy狀態(tài)機： 輸出 與 當(dāng)前狀態(tài) 和 輸入 都有關(guān)系p 有限狀態(tài)轉(zhuǎn)移圖表示方法：P81狀態(tài)機結(jié)構(gòu)圖A B C（ Moor Only）P82狀態(tài)機的定義p 定義狀態(tài)機數(shù)據(jù)類型216。 狀態(tài)編碼采用 二進制編碼 語法： TYPE State is (s0,s1,s2,s3,s4,s5)。 特點： s0=000,s1=001,s2=010,......216。 狀態(tài)編碼采用 其他碼型 語法： TYPE State is (s0,s1,s2,s3,s4,s5)。 ATTRIBUTE ENUM_ENCODING : string。 State: TYPE is 000 001 011 010 110 111 101 100。 特點： s0=000,s1=001,s2=011,......l 其他常用碼型 Gray碼 （格雷碼）：相鄰狀態(tài)只變化 1比特 OneHot碼型：每個狀態(tài)只有 1位有效，其他各位都無效 例如： s0=000001,s1=000010,s2=000100,......p 定義狀態(tài)機信號?? 一般定義： Signal PresentState,NextState: State。?? 隱性的定義狀態(tài)機： Signal PresentState: std_logic_vector(2 downto 0)。P83狀態(tài)機的實現(xiàn)p 實現(xiàn)狀態(tài)轉(zhuǎn)移 process(clk) begin if clk39。event and clk=39。139。 then PresentState=NextState。 end if。 end process。??p 判斷移出狀態(tài)及輸出 process(input,PresentState) begin case PresentState is when s0= ... when s1= ... when others= ... end case。 end process；P84VHDL設(shè)計狀態(tài)機實例p Moor型狀態(tài)機library ieee。use 。entity moore is port( clk, rst:in std_logic。 id:in std_logic_vector(3 downto 0)。 y:out std_logic_vector(1 downto 0))。end moore。architecture archmoore2 of moore isSignal state: std_logic_vector(2 downto 0)。constant state0: std_logic_vector(2 downto 0) := 000。constant state1: std_logic_vector(2 downto 0) := 010。constant state2: std_logic_vector(2 downto 0) := 011。constant state3: std_logic_vector(2 downto 0) := 110。constant state4: std_logic_vector(2 downto 0) := 111。二進制碼定義beginmoore: process (clk, rst) begin if rst=39。139。 then state = state0。初始狀態(tài) elsif (clk39。event and clk=39。139。) then P85 case state is when state0 = if id = x3 then state = state1。 else state = state0。 end if。 when state1 = state = state2。 when state2 = if id = x7 then state = state3。 else state = state2。 end if。 when state3 = if id x7 then state = state0。 elsif id = x9“then state = state4。 else state = state3。 end if。when state4 = if id = xb then state = state0。 else state = state4。 end if；when others = state = state0。end case。end if。end process。 y = state(1 downto 0)。end archmoore2。P86狀態(tài)機綜合結(jié)果圖 (synplify pro綜合）State MachineSynplify/Synplify Pro具有的FSM View功能P87P88課堂練習(xí) ：用 Moor型狀態(tài)機設(shè)計 6進制計數(shù)器 （畫出狀態(tài)轉(zhuǎn)移圖）？P89p Mealy型