硬件描述語言hdl的現(xiàn)狀與發(fā)展-文庫吧資料
2025-07-05 03:57本頁面
【正文】 流動的模型。 Superlog的系統(tǒng)級硬件開發(fā)工具主要有Co Design Automation公司的SYSTEMSIMTM和SYSTEMEXTM，同時可以結(jié)合其它的EDA工具進行開發(fā)?！ 、?強大的驗證功能。 ?、?Superlog擴展綜合子集ESS。 ?、?C和C++語言?！ 、?Verilog 95和Verilog 2K。 Superlog Superlog集合了Verilog的簡潔、C語言的強大、功能驗證和系統(tǒng)級結(jié)構(gòu)設(shè)計等特征，是一種高速的硬件描述語言。SystemC提供了軟件、硬件和系統(tǒng)模塊?！ 嶋H使用中，SystemC由一組描述類庫和一個包含仿真核的庫組成。著名公司Cadence也于2001年加入了SystemC聯(lián)盟。 SystemC正是在這種情況下，由Synopsys公司和CoWare公司積極響應(yīng)目前各方對系統(tǒng)級設(shè)計語言的需求而合作開發(fā)的。 SystemC 隨著半導(dǎo)體技術(shù)的迅猛發(fā)展，SoC已經(jīng)成為當(dāng)今集成電路設(shè)計的發(fā)展方向。Superlog是一種具有良好前景的系統(tǒng)級硬件描述語言。2001年，CoDesign公司向電子產(chǎn)業(yè)標(biāo)準(zhǔn)化組織Accellera發(fā)布了SUPERLOG擴展綜合子集ESS，這樣它就可以在今天Verilog語言的RTL級綜合子集的基礎(chǔ)上，提供更多級別的硬件綜合抽象級，為各種系統(tǒng)級的EDA軟件工具所利用。1999年，CoDesign公司發(fā)布了SUPERLOGTM系統(tǒng)設(shè)計語言，同時發(fā)布了兩個開發(fā)工具：SYSTEMSIMTM和SYSTEMEXTM。能不能在原有硬件描述語言的基礎(chǔ)上，結(jié)合高級語言C、C++甚至Java等語言的特點，進行擴展，達(dá)到一種新的系統(tǒng)級設(shè)計語言標(biāo)準(zhǔn)呢? Superlog就是在這樣的背景下研制開發(fā)的系統(tǒng)級硬件描述語言。在這個標(biāo)準(zhǔn)中，加入了Verilog HDLA標(biāo)準(zhǔn)，使Verilog有了模擬設(shè)計描述的能力。1990年，Cadence公司決定公開Verilog HDL語言，于是成立了OVI（Open Verilog International）組織，負(fù)責(zé)促進Verilog HDL語言的發(fā)展?！ ‰S著VerilogXL算法的成功，Verilog HDL語言得到迅速發(fā)展。Phil Moorby后來成為VerilogXL的主要設(shè)計者和Cadence公司的第一合伙人。OVI也支持不需要翻譯，由VHDL到Verilog的自由表達(dá)?！ 嵸|(zhì)上，在底層的VHDL設(shè)計環(huán)境是由Verilog HDL描述的器件庫支持的，因此，它們之間的互操作性十分重要?！ ‰m然有“VHDL是一個4億美元的錯誤”這樣的說法，但VHDL畢竟是1995年以前唯一制訂為標(biāo)準(zhǔn)的硬件描述語言，這是它不爭的事實和優(yōu)勢；但同時它確實比較麻煩，而且其綜合庫至今也沒有標(biāo)準(zhǔn)化，不具有晶體管開關(guān)級的描述能力和模擬設(shè)計的描述能力。應(yīng)當(dāng)注意，起初VHDL只是作為系統(tǒng)規(guī)范的一個標(biāo)準(zhǔn)，而不是為設(shè)計而制定的。1987年，由IEEE（Institute of Electrical and Electro nics Engineers）將VHDL制定為標(biāo)準(zhǔn)。如果想設(shè)計帶有模擬電路的芯片，硬件描述語言必須有模擬擴展部分，像Verilog HDLA，既要求能夠描述門級開
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