【正文】 GA適配器的輸入文件，產(chǎn)生的仿真網(wǎng)表文件中包含了精確的硬件延遲信息。就是接近真實器件運行特性的仿真，仿真文件中已包含了器件硬件特性參數(shù)，因而仿真精度高。仿真是在EDA設計過程中的重要步驟。 仿真在編程下載前必須利用EDA工具對適配生成的結果進行模擬測試，就是所謂的仿真。適配器就是將綜合后網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配置、邏輯分割、優(yōu)化、布局布線操作。適配所選定的目標器件必須屬于原綜合器指定的目標器件系列。為達到速度、面積、性能的要求，往往需要對綜合加以約束，稱為綜合約束。由此可見，綜合器工作前，必須給定最后實現(xiàn)的硬件結構參數(shù)，它的功能就是將軟件描述與給定的硬件結構用某種網(wǎng)表文件的方式對應起來，成為相應的映射關系。在綜合之后，HDL綜合器一般都可以生成一種或多種文件格式網(wǎng)表文件，如EDIF、VHDL、Verilog等標準格式，在這種網(wǎng)表文件中用各自的格式描述電路的結構，如在VHDL網(wǎng)表文件中采用VHDL的語法，用結構描述的風格重新詮釋綜合后的電路結構。綜合就是將電路的高級語言（如行為描述）轉(zhuǎn)換成低級的，可與FPGA/CPLD的基本結構相映射的網(wǎng)表文件或程序。一般地，綜合是僅對應于HDL而言的。（3）從RTL級表述轉(zhuǎn)換到邏輯門（包括觸發(fā)器）的表述，即邏輯綜合。（1）從自然語言表述轉(zhuǎn)換到VHDL語言算法表述，是自然語言綜合。事實上，設計過程中的每一步都可稱為一個綜合環(huán)節(jié)。因此，綜合就是把某些東西結合到一起，把設計抽象層次中的一種表述轉(zhuǎn)化成另一種表述的過程。2. 硬件描述語言文本輸入這種方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言（HDL）的電路設計文本，如VHDL或Verilog的源程序，進行編輯輸入。原理圖輸入方法是一種類似于傳統(tǒng)電子設計方法的原理圖編輯輸入方式，即在EDA軟件的圖形編輯界面上繪制能完成特定功能的電路原理圖。狀態(tài)圖輸入方法就是根據(jù)電路的控制條件和不同的轉(zhuǎn)換方式，用繪圖的方法在EDA工具的狀態(tài)圖編輯器上繪出狀態(tài)圖，然后由EDA編譯器和綜合器將此狀態(tài)變化流程圖形編譯綜合成電路網(wǎng)表。通常，使用EDA工具的設計輸入可分為以下兩種類型。對于目前流行的用于FPGA開發(fā)的EDA軟件，圖11所示的設計流程具有普遍性。一個完整的、典型的EDA設計流程既是自頂向下設計方法的具體實施途徑，也是EDA工具軟件本身的組成結構。l EDA不但在整個設計流程上充分利用計算機的自動設計能力、在各個設計層次上利用計算機完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板設計結束后仍可利用計算機對硬件系統(tǒng)進行完整的測試。EDA技術的設計語言是標準化的，不會由于設計對象的不同而改變；它的開發(fā)工具是規(guī)范化的，EDA軟件平臺支持任何標準化的設計語言；它的設計成果是通用性的，IP核具有規(guī)范的接口協(xié)議；良好的可移植性與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證?；贓DA技術的設計則不同，由于用HDL表達的成功的專用功能設計在實現(xiàn)目標方面有很大的可選性，它既可以用不同來源的通用FPGA/CPLD實現(xiàn)，也可以直接以ASIC來實現(xiàn)，設計者擁有完全的自主權，再無受制于人之虞。EDA仿真測試技術只需通過計算機就能對所設計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作，在完成實際系統(tǒng)的安裝后，還能對系統(tǒng)上的目標器件進行所謂邊界掃描測試、嵌入式邏輯分析儀的應用，這一切都極大地提高了大規(guī)模系統(tǒng)電子設計的自動化程度。l 某些HDL本身也是文檔型的語言（如VHDL），極大地簡化了設計文檔的管理。l EDA工具之所以能夠完成各種自動設計過程，關鍵是有各類庫的支持，如邏輯仿真時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等。l 只有在設計出樣機或生產(chǎn)出芯片后才能進行實測。l 設計過程中產(chǎn)生大量文檔，不易管理。手工設計方法的缺點是：l 復雜電路的設計、調(diào)試十分困難。 EDA的優(yōu)勢在傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設計中，手工設計占了較大的比例。因此，VHDL在支持各種模式的設計方法，如自頂向下與自底向上或混合方法方面，以及在面對當今許多電子產(chǎn)品生命周期的縮短，需要多次重新設計以融入最新技術、改變工藝等方面都表現(xiàn)出了良好的適應性。VHDL語言具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大簡化了硬件設計任務，提高了設計效率和可靠性?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。很快，電子設計領域出現(xiàn)了第一個軟件設計工具，即VHDL邏輯綜合器，它可以標準地將VHDL的部分語句描述轉(zhuǎn)化為具體電路實現(xiàn)的網(wǎng)表文件。但到了20世紀90年代初，人們發(fā)現(xiàn)，VHDL不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設計工具，可以利用軟件工具將VHDL源碼自動地轉(zhuǎn)化為文本方式表達的基本邏輯元件連接圖，即網(wǎng)表文件。VHDL作為一個規(guī)范語言和建模語言，隨著它的標準化，出現(xiàn)了一些支持該語言的行為仿真器。自IEEE公布了VHDL的標準版本（IEEE Std 1076）之后，各EDA公司相繼推出了自己的VHDL設計環(huán)境，或宣布自己的設計工具支持VHDL。VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）Hardware Description Language，于1983年由美國國防部（DOD）發(fā)起創(chuàng)建，由IEEE（The Institute of Electrical and Electronics Engineers）進一步發(fā)展，并在1987年作為“IEEE標準1076”發(fā)布。其中VHDL、Verilog在現(xiàn)在的EDA設計中使用最多，也擁有幾乎所有主流EDA工具的支持，而SystemVerilog和SystemC還處于完善過程中?；旌螦SIC為SOC和SOPC的設計實現(xiàn)提供了便捷的途徑。3. 混合ASIC混合ASIC（不是指數(shù)?；旌螦SIC）主要指既具有面向用戶的FPGA可編程功能和邏輯資源，同時也含有可方便調(diào)用和配置的硬件標準單元模塊，如CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)等。l 全定制芯片：全定制芯片中，在針對特定工藝建立的設計規(guī)則下，設計者對于電路的設計有完全的控制權，如線的間隔和晶體管大小的確定。在標準單元布局中，所有擴散、接觸點、過孔、多晶通道及金屬通道都已完全確定，當該單元用于設計時，通過EDA軟件產(chǎn)生的網(wǎng)表文件將單元布局塊“粘貼”到芯片布局之上的單元行上。在設計者一級，庫包括不同復雜程度的邏輯元件，如SSI邏輯塊、MSI邏輯塊、數(shù)據(jù)通道模塊、存儲器、IP以及系統(tǒng)級模塊。II技術，可以提供一種把FPGA的設計轉(zhuǎn)化為結構化ASIC的途徑。MPGA出現(xiàn)在FPGA之前，F(xiàn)PGA技術則源自MPGA。由于有掩模的創(chuàng)建過程，門陣列有時也稱掩?？删幊涕T陣列（MPGA）。l 門陣列ASIC：門陣列芯片包括預定制相連的PMOS和NMOS晶體管行。2. 半定制或全定制ASIC根據(jù)實現(xiàn)的工藝，基于EDA設計技術的半定制或全定制ASIC可統(tǒng)稱為掩模（MASK）ASIC，或直接稱A