verilog硬件描述語言基礎(chǔ)-文庫吧資料
2025-07-23 18:50本頁面
【正文】 避免不必要的 Latch； 觸發(fā)器的初始賦值 (reset/set)不應(yīng)在 initial描述塊內(nèi)定義，而應(yīng)該在其功能描述中加以定義。 Difficulty to maintain a design. Guidelines for Clocks and Resets ? Avoid Use Gated Clock 使用內(nèi)部產(chǎn)生時(shí)鐘要特別注意： ?設(shè)計(jì)的可測性受到嚴(yán)重影響（掃描測試難度大）； ?應(yīng)將內(nèi)部產(chǎn)生時(shí)鐘模塊描述放在設(shè)計(jì)描述的領(lǐng)層； ?絕對禁止將內(nèi)部產(chǎn)生時(shí)鐘模塊描述作為宏單元的子模塊。 ? Use technologyindependent libraries ? 描述盡量避免與綜合、模擬工具相關(guān) Guidelines for Clocks and Resets 最簡單的設(shè)計(jì) ?單個(gè)的全局時(shí)鐘 ?上 /下跳變沿觸發(fā)器 優(yōu)點(diǎn) 簡單、易懂、易分析 Guidelines for Clocks and Resets ? Avoid Mixed Clock Edges Difficulty in timing analysis (the duty cycle is a critical issue in timing analysis, in addition to the clock frequency itself)。 建議采用： parameter BUS_SIZE = 8 wire [BUS_SIZE1:0] my_in_bus。 ?Signals are assigned in multiple always statements or in multiple nonblocking assignments. 八、與模擬有關(guān)的論題 如何避免競爭 HDL Coding Style How to write a good verilog code HDL Coding Style Objective ? Readable ? Modifiable ? Reuseable ? Optimal Result in Synthesis ? Fast Simulation ? 保證綜合前后邏輯模擬結(jié)果的一致性 HDL Coding Style ? Basic Coding Practices ? Coding for Portability ? Guidelines for Clocks and Reset/Set ? Coding for Synthesis ? How to Partition a Design ? Designing with Memories ? Coding Profiling Overview of the Coding Guidelines ? Simple structure ? Basic type (VHDL only) ? Simple Clocking Scheme ? Consistent coding style,consistent naming conventions, consistent structure for process and state machines ? Regular partitioning schema, all module outputs registered and each module roughly the same size ? Easy to read, modify,reuseable ? Usage of parameters Basic Coding Practices ? 盡可能多使用 function描述、少用 Task描述 ? 盡量少用循環(huán)結(jié)構(gòu) ? 注意變量、信號、模塊、塊命名的協(xié)調(diào) ? 注意端口描述按一定次序、端口連接的方式 Basic Coding Practices 命名規(guī)則 ? 常數(shù)名字大寫且有確定意義 ? 信號名、變量名、端口名小寫 ? 參數(shù)名大寫 ? 時(shí)鐘名以 clk、 clock開頭 ? 低電平有效信號名為：信號名 _n ? rst、 reset/set為復(fù) /置為信號名 ? 模塊名應(yīng)有意義 ? 提高可讀性 ? 不使用保留字 Basic Coding Practices 模塊端口描述及其引用時(shí)的連接 ? 建議模塊端口描述按次序進(jìn)行： 輸入信號 輸出信號 clocks clocks resets resets enables enables other control signals other control signals data/address signals data ? 描述大的模塊連接結(jié)構(gòu)時(shí)，采用端口名、信號名相對應(yīng)的連接方式，提高可讀性和可修改性 .端口名 (信號名 ) Coding for Portability Objective Technologyindependent Compatible with various simulation tools Compatible with various synthesis tools Easily translated from Verilog to VHDL Easily bined with C Coding for Portability ? Don’t use hardcoded numeric valus a poor coding style: wire [7:0] my_in_bus。 八、與模擬有關(guān)的論題 信號驅(qū)動強(qiáng)度 supply0 strong0 pull0 weak0 high0supply1 strong1 pull1 weak1 high1由強(qiáng)變?nèi)跤蓮?qiáng)變?nèi)醢恕⑴c模擬有關(guān)的論題 競爭問題 出現(xiàn)競爭的原因： ?Nonblocking assignment with nonedelay。 $dumpon。 $dumpall。 $finish。 模擬器掛起。table// Clk D : Q(PS) : Q(NS) (01) 0 : ? : 0 (01) 1 : ? : 1 (0x) 1 : 1 : 1 (0x) 0 : 0 : 0 (?0) ? : ? : ? (??) : ? : endtableendprimitive六、 UDP定義 ？ : 0、 x b : 0, 1 : 輸出保持 (AB): 由 A變到 B r: 上跳變沿 , 與 (01)相同 f: 下跳變沿 , 與 (10)相同 p: (01)、 (0x)、 (x1)的任一種 n : (10)、 (1x)、 (x0)的任一種 七、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 顯示和寫入任務(wù) $display $displayb $displayo $
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