verilog硬件描述語(yǔ)言基礎(chǔ)(編輯修改稿)
2025-08-13 18:50 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 tive UDP_name(Output_Name,List_of_inputs)。 output_declaration declaration of List_of_inputs [other declarations | initial 語(yǔ)句 ] table List of table entries endtable endprimitive 六、 UDP定義 組合邏輯 UDP 表中規(guī)定了不同的輸入組合和相對(duì)應(yīng)的輸出值。 時(shí)序電路 UDP 用 1位寄存器描述內(nèi)部狀態(tài)，該寄存器的值是時(shí)序電路 UDP的輸出值。初始化語(yǔ)句用于描述觸發(fā)器的初始狀態(tài)。 電平觸發(fā)的觸發(fā)器的描述 沿觸發(fā)的觸發(fā)器的描述 六、 UDP定義 primitive Mux2x1(z,A,B,sel)。 output z。 input A,B,sel。 table // A B sel : z 0 ? 1 : 0 1 ? 1 : 1 ? 0 0 : 0 ? 1 0 : 10 0 x : 01 1 x : 1 endtableendprimitive六、 UDP定義 primitive Latch(Q,Clk,D)。 output Q。 reg Q。 input Clk, D。 table // Clk D : Q(PS) : Q(NS) 0 1 : ? : 1 0 0 : ? : 0 1 ? : ? : endtableendprimitive六、 UDP定義 primitive D_Edge_FF(Q ,Clk , D)。output Q 。reg Q 。input Clk , D 。initial Q = 139。b0 。table// Clk D : Q(PS) : Q(NS) (01) 0 : ? : 0 (01) 1 : ? : 1 (0x) 1 : 1 : 1 (0x) 0 : 0 : 0 (?0) ? : ? : ? (??) : ? : endtableendprimitive六、 UDP定義 ？ : 0、 x b : 0, 1 : 輸出保持 (AB): 由 A變到 B r: 上跳變沿 , 與 (01)相同 f: 下跳變沿 , 與 (10)相同 p: (01)、 (0x)、 (x1)的任一種 n : (10)、 (1x)、 (x0)的任一種 七、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 顯示和寫入任務(wù) $display $displayb $displayo $displayh $write $writeb $writeo $writeh 探測(cè)任務(wù) $strobe $strobeb $strobeo $strobeh 七、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 監(jiān)測(cè)任務(wù) $monitor $monitorb $monitoro $monitorh 文件輸入、輸出任務(wù) ?文件的打開、關(guān)閉 $fopen $fclose ?從文件中讀取數(shù)據(jù) $readmemb $readmemh 七、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 模擬控制任務(wù) $finish。 退出模擬器，返回操作系統(tǒng) $stop。 模擬器掛起。 ?任何 TestBench中的激勵(lì)碼須包含下述形式語(yǔ)句： initial begin …… $stop。 $finish。 end 七、系統(tǒng)任務(wù)和系統(tǒng)函數(shù) 值轉(zhuǎn)儲(chǔ)（ VCD）任務(wù) $dumpfile(file_name):指定 VCD文件名 $dumpvars(level, module_name)。 $dumpall。 $dumplimit(number)。 $dumpon。 $dumpoff。 八、與模擬有關(guān)的論題 信號(hào)驅(qū)動(dòng)強(qiáng)度 supply0 strong0 pull0 weak0 high0supply1 strong1 pull1 weak1 high1由強(qiáng)變?nèi)跤蓮?qiáng)變?nèi)醢?、與模擬有關(guān)的論題 競(jìng)爭(zhēng)問(wèn)題 出現(xiàn)競(jìng)爭(zhēng)的原因： ?Nonblocking assignment with nonedelay。 ?Concurrent always statements。 ?Signals are assigned in multiple always statements or in multiple nonblocking assignments. 八、與模擬有關(guān)的論題 如何避免競(jìng)爭(zhēng) HDL Coding Style How to write a good verilog code HDL Coding Style Objective ? Readable ? Modifiable ? Reuseable ? Optimal Result in Synthesis ? Fast Simulation ? 保證綜合前后邏輯模擬結(jié)果的一致性 HDL Coding Style ? Basic Coding Practices ? Coding for Portability ? Guidelines for Clocks and Reset/Set ? Coding for Synthesis ? How to Partition a Design ? Designing with Memories ? Coding Profiling Overview of the Coding Guidelines ? Simple structure ? Basic type (VHDL only) ? Simple Clocking Scheme ? Consistent coding style,consistent naming conventions, consistent structure for process and state machines ? Regular partitioning schema, all module outputs registered and each module roughly the same size ? Easy to read, modify,reuseable ? Usage
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1