verilog模塊modulppt課件(編輯修改稿)
2025-06-01 18:28 本頁面
【文章內(nèi)容簡介】 (zeroextended to 32 bits) 39。H83a unsized hexadecimal (zero extended to 32 bits) 839。b1100_ 0001 8bit binary 6439。hff01 64bit hexadecimal (zero extended to 64 bits) 939。O17 9bit octal 3239。bz01x Zextended to 32 bits 3?b1010_ 1101 3bit number, truncated to 3’b101 decimal notation 32e 4 scientific notation for scientific notation for 4100 整數(shù)常量和實數(shù)常量 ? 整數(shù)的大小可以定義也可以不定義。整數(shù)表示為： ? 數(shù)字中（ _）忽略，便于查看 ? 沒有定義大小 (size)整數(shù)缺省為 32位 ? 缺省數(shù)基為十進(jìn)制 ? 數(shù)基 (base)和數(shù)字 (16進(jìn)制 )中的字母無大小寫之分 ? 當(dāng)數(shù)值 value大于指定的大小時，截去高位。如 2?b1101表示的是 2?b01 ? 實數(shù)常量 ? 實數(shù)可用科學(xué)表示法或十進(jìn)制表示 ? 科學(xué)表示法表示方式： 尾數(shù) e或 E指數(shù) ， 表示： 尾數(shù) 10指數(shù) （ string) ? 字符串要在一行中用雙引號括起來，也就是不能跨行。 ? 字符串中可以使用一些 C語言轉(zhuǎn)義 (escape)符，如 \t \n ? 可以使用一些 C語言格式符 (如 %b)在仿真時產(chǎn)生格式化輸出： ” This is a normal string” ”This string has a \t tab and ends with a new line\n” ”This string formats a value: val = %b” Verilog中，字符串大多用于顯示信息的命令中。 Verilog沒有字符串?dāng)?shù)據(jù)類型 ＃ ? “”用于說明過程 (procedural)語句和門的實例的延時，但不能用于模塊的實例化。 module MUX2_ 1 (out, a, b, sel) 。 output out 。 input a, b, sel 。 not 1 not1( sel_, sel)。 and 2 and1( a1, a, sel_)。 and 2 and2( b1, b, sel)。 or 1 or1( out, a1, b1)。 endmodule ? 門延時有很多類名字：門延時 (gate delay)，傳輸延時(propagation delay)，固有延時 (intrinsic delay)，對象內(nèi)在延時 (intraobject delay) 7. 操作符 ? 對數(shù)據(jù)進(jìn)行運算，可分為 ?算術(shù)操作符 ?關(guān)系操作符 ?相等操作符 ?邏輯操作符 ?其它 算術(shù)操作符 ? 加減乘除： +, , *, / ? 取模： % ? 算術(shù)操作結(jié)果的長度由最長的操作數(shù)決定 關(guān)系操作符 ? 大于： ? 小于： ? 不大于： = ? 大小于： = 相等關(guān)系操作符 ? 邏輯相等： == ? 邏輯不等： != ? 全等： === z, x等位嚴(yán)格相等 ? 非全等： !== 例：對于 A=239。b1x和 B=239。b1x，則 A==B結(jié)果為 x, A===B結(jié)果為 1 邏輯操作符 ? 邏輯與： amp。amp。 ? 邏輯或 ： || ? 邏輯非： ! ? 邏輯操作的最終結(jié)果為 1或 0 ? 對于向量操作，非 0向量作為 1處理 例： A=339。b110, B=339。b0 A||B 結(jié)果為 1 按位操作符 ? 一元非： ~ ? 二元與： amp。 ? 二元或： | ? 二元異或： ^ ? 二元同或： ~^ 歸約操作符 ? 歸約與： amp。 ? 歸約與非： ~amp。 ? 歸約或： | ? 歸約或非： ~| ? 歸約異或： ^ ? 歸約同或： ~^ 例： A=39。b1010,則 amp。A=0, |A=1, ~^A=1 移位操作符 ? 左移： ? 右移： ? 為邏輯移位，空閑位補(bǔ) 0 例： A=439。b0111,則 A2為 439。b0001, A2為 439。b1100 條件操作符 ? 根據(jù)條件表達(dá)式的值選擇表達(dá)式 例： wire Result=Addr?CodeA:CodeB。 當(dāng) Addr為 1時， Result=CodeA 當(dāng) Addr為 0時， Result=CodeB 連接和復(fù)制操作 ? 連接：將小表達(dá)式連接為大表達(dá)式 例： wire [7:0] Dbus。 assign Dbus={Dbus[3:0], Dbus[7:4]} //將 Dbus的低 4位和高 4位互換 Verilog的數(shù)據(jù)類型及邏輯系統(tǒng) ? 學(xué)習(xí) Verilog邏輯值系統(tǒng) ? 學(xué)習(xí) Verilog中不同類的數(shù)據(jù)類型 ? 理解每種數(shù)據(jù)類型的用途及用法 ? 數(shù)據(jù)類型說明的語法 學(xué)習(xí)內(nèi)容： ?0?, Low, False, Logic Low, Ground,VSS, Negative Assertion ?1?, High, True, Logic High, Power, VDD, VCC, Positive Assertion ?X? Unknown: Occurs at Logical Which Cannot be Resolved Conflict HiZ, High Impedance, Tri Stated,
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