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2025-05-05 18:28本頁(yè)面
【正文】 a = 0。 b = 0。 5 a = 1。 end endmodule module DUT (Y, A, B)。 output Y。 input A, B。 wire Y, A, B。 and (Y, A, B) 。 endmodule 輸入端口可以由/register驅(qū)動(dòng)，但輸入端口只能是 輸出端口可以是/register類型，輸出端口只能驅(qū)動(dòng) 在過程塊中只能給register類型賦值 若 Y， A， B說明為reg則會(huì)產(chǎn)生錯(cuò)誤。 in1 in2 O A B Y 雙向端口輸入 /輸出只能是 類型 ? ? 從模塊內(nèi)部來講，輸入端口必須為線網(wǎng) ()數(shù)據(jù)類型； ? 從模塊外部來看，輸入端口可以連接到線網(wǎng) ()或 reg數(shù)據(jù)類型的變量。 ? ? 從模塊內(nèi)部來講，輸出端口可以為線網(wǎng) ()或 reg數(shù)據(jù)類型； ? 從模塊外部來看，輸出端口必須連接到線網(wǎng) ()數(shù)據(jù)類型的變量。 ? /輸出端口 ? 從模塊內(nèi)部來講，輸入 /輸出端口必須為線網(wǎng) ()數(shù)據(jù)類型； ? 從模塊外部來看，輸入 /輸出端口必須連接線網(wǎng) ()數(shù) 據(jù)類型的變量。 ? ? 在進(jìn)行調(diào)試或模塊調(diào)用時(shí)， verilog允許模塊內(nèi)、外位寬不同，一般情況下編譯器會(huì)給出警告。 ? ? Verilog允許模塊實(shí)例端口保持未連接狀態(tài)。 ? //D 觸發(fā)器 ? module Top ? reg s1,s2,a,b。 ? wire c。 ? //調(diào)用 D_FF模塊，這里命名為 dff0 ? D_FF dff0 (a, b,c,s1,s2)。 ? ………… ? endmodule 例端口的互連 ? //D 觸發(fā)器 ? module Top ? reg a,b。 ? wire c,s1,s2。 ? //調(diào)用 D_FF模塊，這里命名為 dff0 ? D_FF dff0 (a, b,c,s1,s2)。 ? ………… ? endmodule D_FF (d, clk,clr,q,qb)。 output q, qb。 input d,clk,clr。 reg q, qb。//輸出端口 q, qb值保存 ? . ? . ? . ? endmodule （ parameters) ? 用參數(shù)聲明一個(gè)可變常量，常用于定義延時(shí)及寬度變量。 ? 參數(shù)定義的語(yǔ)法： parameter list_of_assignment。 ? 可一次定義多個(gè)參數(shù)，用逗號(hào)隔開。 ? 在使用文字 (literal)的地方都可以使用參數(shù)。 ? 參數(shù)的定義是局部的，只在當(dāng)前模塊中有效。 ? 參數(shù)定義可使用以前定義的整數(shù)和實(shí)數(shù)參數(shù)。 module mod1( out, in1, in2)。 . . . parameter cycle = 20, prop_ del = 3, setup = cycle/2 prop_del, p1 = 8, x_ word = 16?bx, file = / usr1/ jdough/ design/ mem_ file. dat。 . . . wire [p1: 0] w1。 // A wire declaration using parameter . . . endmodule 注意 ：參數(shù) file不是 string，而是一個(gè)整數(shù)，其值是所有字母的擴(kuò)展 ASCII值。若 file=“AB”，則 file值為8?h4142。用法： $fopen(file)。 $display(“%s”, file)。 (5)寄存器數(shù)組 (Register Arrays) ? 在 Verilog中可以說明一個(gè)寄存器數(shù)組。 integer NUMS [7: 0]。 // 包含 8個(gè)整數(shù)數(shù)組變量 time t_vals [3: 0]。 // 4個(gè)時(shí)間數(shù)組變量 ? reg類型的數(shù)組通常用于描述存儲(chǔ)器 其語(yǔ)法為： reg [MSB:LSB] memory_name first_addr:last_addr]。 [MSB:LSB]定義存儲(chǔ)器字的位數(shù) [first_addr:last_addr]定義存儲(chǔ)器的深度 例如： reg [15: 0] MEM [0:1023]。 // 1K x 16存儲(chǔ)器 reg [7: 0] PREP [?hFFFE: ?hFFFF]。 // 2 x 8存儲(chǔ)器 ? 描述存儲(chǔ)器時(shí)可以使用參數(shù)或任何合法表達(dá)式 parameter wordsize = 16。 parameter memsize = 1024。 reg [wordsize1: 0] MEM3 [memsize1: 0]。 存儲(chǔ)器尋址 (Memory addressing) ? 存儲(chǔ)器元素可以通過存儲(chǔ)器索引（ index)尋址，也就是給出元素在存儲(chǔ)器的位置來尋址。 mem_name [addr_expr] ? Verilog不支持多維數(shù)組。也就是說只能對(duì)存儲(chǔ)器字進(jìn)行尋址，而不能對(duì)存儲(chǔ)器中一個(gè)字的位尋址。 module mems。 reg [8: 1] mema [0: 255]。 // declare memory called mema reg [8: 1] mem_word。 // temp register called mem_ word . . . initial begin $displayb( mema[5])。 //顯示存儲(chǔ)器中第 6個(gè)字的內(nèi)容 mem_word = mema[5]。 $displayb( mem_word[8])。 // //顯示第 6個(gè)字的最高有效位 end endmodule 若要對(duì)存儲(chǔ)器字的某些位存取，只能通過暫存器傳遞
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