verilog教程清華微電所-資料下載頁
2025-05-11 23:42本頁面
【正文】 ale `include 用于嵌入內嵌文件的內容 `include “../source/” 編譯時這一行由文件 “ ../source/”內容所代替 `timescale 將時間單位與實際時間相關聯 `timescale 1ns/100ps 前者為時間單位，后者為時間精度 assign A = B。 實際時延應為 Verilog概述 Verilog程序的基本結構 Verilog上機環(huán)境及工具 工作環(huán)境 硬件： Sun Ultra1 工作站 操作系統(tǒng)： Sun Solaris 幾個常用 Unix命令 ls: 列出當前目錄下的內容 cd: 進入其它目錄 more filename: 在屏幕上顯示文件 rm filename: 刪除文件 編輯文件可用 TextEditor Cadence公司的 Verilog編譯及仿真軟件 編譯軟件 VerilogXL： ? 對 verilog源文件進行語法檢查和編譯 ? 命令行模式 仿真軟件 Signalscan: ? 在帶有輸入激勵的 verilogw源文件編譯后，看其波形，可方便的對程序進行調試 ? 窗口模式 VerilogXL 啟動命令： verilog filename 編譯過程中，可看到相關信息，確定文件是否編譯通過 仿真結束，產生 Signalscan 啟動命令： signalscan amp。 在 verilog仿真文件中有：$shm_open() 。 //產生波形文件 $shm_probe(AS)。 //保存所有的信號波形 Siganlscan Waveform窗口 Design Browser窗口 End
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