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2025-05-05 18:28本頁(yè)面
【正文】 module dff_asyn(q,d,clear,clk)。 output q。 input d,clear,clk。 reg q。 always@(clear)/*asynchronous clear procedure block If(!clear) assign q=0。 else dessign q。//normal D flip procedure block always@(posedge clk) q=d。 endmodule 二、 force 與 release force 與 release 的定義和 assign 與deassign 所作的說明是一樣的 ,差別體現(xiàn)在 : deassign的賦值對(duì)象只能是寄存器量 :force與 reease的賦值對(duì)象即可以是寄存器量 ,也可以是連線類量 . ,force與 release是一個(gè)比 assign和 deassign有更高優(yōu)先級(jí)的賦值語(yǔ)句 :對(duì)連線類變量而言 ,它同樣具有最高優(yōu)先級(jí) ,可以覆蓋掉其它所有對(duì)這條連線驅(qū)動(dòng) . 高級(jí)程序語(yǔ)句 ifelse條件語(yǔ)句 case 語(yǔ)句 forever循環(huán)語(yǔ)句 repeat循環(huán)語(yǔ)句 while 循環(huán)語(yǔ)句 for 循環(huán)語(yǔ)句 disable 循環(huán)中斷控制語(yǔ)句 wait 語(yǔ)句與有名事件 ifelse條件語(yǔ)句 一、 if (條件表達(dá)式 )塊語(yǔ) 二、 if (條件表達(dá)式 ) 塊語(yǔ)句 1 else 塊語(yǔ)句 2 三、 if( 條件表達(dá)式 1) 塊語(yǔ)句 1 else if (條件表達(dá)式 2) 塊語(yǔ)句 2 …… 一、 if (條件表達(dá)式 )塊語(yǔ) 當(dāng)條件表達(dá)式成立指條件表達(dá)式為 1 (邏輯真 ),如果出現(xiàn) 0,x或 Z等非 1,作為不成立處理 .另外 ,這晨對(duì)塊語(yǔ)句的定義與 對(duì)塊語(yǔ)句的定義完全一致 .當(dāng)塊語(yǔ)句只由一條語(yǔ)句構(gòu)成時(shí) ,塊語(yǔ)句標(biāo)識(shí)符可以缺省 .這些在后面不再一一進(jìn)行重復(fù)說明 . 一條沒有 else選項(xiàng)的 if語(yǔ)句映射到硬件上 ,形成一個(gè)鎖存器。如 : always@(enable or data) if(enable) out=data。 當(dāng) enable有效時(shí) ,輸出（ out）得到 data的值；而 enable無效時(shí) ,上面的描述并沒有告知輸出端（ out）應(yīng)當(dāng)處在什么狀態(tài)。而按照過程的定義 ,在執(zhí)行下一次賦值操作之前 ,寄存器將保持原值不變 ,于是綜合器將據(jù)此產(chǎn)生一個(gè)鎖存器 ,用以保存輸出 out的值。 二、 if (條件表達(dá)式 ) 塊語(yǔ)句 1 else 塊語(yǔ)句 2 當(dāng)條件表達(dá)式成立時(shí) ,執(zhí)行后面的塊語(yǔ)句 1,當(dāng)條件表達(dá)式不成立時(shí) ,執(zhí)行 else后面的塊語(yǔ)句 件算符 ” ?:” 就是從這一形式演化而來的 . 一條帶有 else選項(xiàng)的 if語(yǔ)句映射到硬件上 ,通常形成的是一個(gè)多路選擇器 (MUX), 如 : always@(enable or data_a or data_b) if(enable) out=data_a。 else out=data_b。 上面的語(yǔ)句為 ,當(dāng) enable有效時(shí) ,輸出端 out得到 data_a的值 ,而當(dāng) enable無效時(shí) ,輸出端 out得到data_b的值。由于每種情況下 ,out端都有相應(yīng)輸入端與之相連 ,因而綜合器將由此產(chǎn)生一個(gè)二選一的 MUX。當(dāng) Enable有效時(shí) ,輸出端 out被連到 data_a輸入端 ,實(shí)現(xiàn)一個(gè) MUX的代價(jià)比實(shí)現(xiàn)一個(gè)鎖存器小得多。對(duì)于多位寬情況 ,這里對(duì)應(yīng)的都是一組 MUX或一組鎖存器 ,因而差距更為明顯。 三、 if( 條件表達(dá)式 1) 塊語(yǔ)句 1 else if (條件表達(dá)式 2) 塊語(yǔ)句 2 …… else if(條件表達(dá)式 n) 塊語(yǔ)句 n else 塊語(yǔ)句 n+1 第三種情況是多路選擇控制 ,注意條件表達(dá)式 1到條件表達(dá)式 n的排列順序 ,表明了條件判斷的先后次序 ,本身隱含著一種優(yōu)先級(jí)關(guān)系 ,有時(shí)需利用 ifelse的這一特性實(shí)現(xiàn)優(yōu)先級(jí)控制 ,有時(shí)則要注意避免它給不需要優(yōu)先級(jí)的電路設(shè)計(jì)的電路帶來的影響。 條件語(yǔ)句是允許嵌套使用的 ,如 : if (條件表達(dá)式 1) //外層 ifelse語(yǔ)句 if(條件表達(dá)式 2) 塊語(yǔ)句 1 //內(nèi)嵌 ifelse語(yǔ)句 else 塊語(yǔ)句 2 else if(條件表達(dá)式 3) 塊語(yǔ)句 3 //內(nèi)嵌 ifelse語(yǔ)句 else 塊語(yǔ)句 4 在必要的情況下可以通過加入塊標(biāo)識(shí)符(beginend)幫助確辨認(rèn)其中的配對(duì)關(guān)系 參見下面的兩種表達(dá)式 : if(條件表達(dá)式 1) //外層 ifelse語(yǔ)句 if(條件表達(dá)式 2) 塊語(yǔ)句 1 //內(nèi)嵌 ifelse語(yǔ)句 a=a+b。 else a=a+c。
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