verilog行為描述ppt課件-wenkub
2023-05-20 18:28:58 本頁(yè)面
【正文】 時(shí)間； 時(shí)鐘及控制信號(hào)作用下， 數(shù)據(jù)沿?cái)?shù)據(jù)通道的各級(jí)寄存器之間的傳送過程。 end endmodule 塊語(yǔ)句 塊語(yǔ)句是由 beginend 或 forkjoint 界定的一組行為描述語(yǔ)句。 //data declaration initial begin clock1=0。 initial和 always語(yǔ)句 ,代表多個(gè)過程的存在 ,他們之間相互獨(dú)立 ,并行運(yùn)行。 事件敏感表只在 always過程語(yǔ)句中出現(xiàn)，用于激活過程語(yǔ)句的執(zhí)行；塊語(yǔ)句標(biāo)識(shí)符分 beginend(串行塊）與 forkjoint (并行塊 )兩類。第四章 : verilog HDL 行為描述 verilog HDL 行為描述概要 塊語(yǔ)句 賦值語(yǔ)句 高級(jí)程序語(yǔ)句 verilog HDL 任務(wù)與函數(shù) verilog 行為描述概要 過程塊 過程語(yǔ)句 initial 與 always 過程塊 HDL由五個(gè)部分組成 , 主要部分是描述體部分。 過程語(yǔ)句的特點(diǎn)： 1. 兩者都是從 0時(shí)刻執(zhí)行 ,initial 過程語(yǔ)句后面的塊語(yǔ)句沿時(shí)間軸只執(zhí)行一次 ,而always 則循環(huán)地重復(fù)執(zhí)行其后的塊語(yǔ)句。 例子： module clk_gen_demo(clock1, clock2)。 clock2=1。構(gòu)成塊語(yǔ)句的作用之一就是相當(dāng)于給這組行為描述語(yǔ)句進(jìn)行打包處理，使之在形式上與一條語(yǔ)句相一致。 例 42 一個(gè)包含延時(shí)的串行塊描述的例子 begin 10 reg_a=reg_b。到標(biāo)識(shí)符 end，流程轉(zhuǎn)出塊外。并行塊中的每條語(yǔ)句是同時(shí)并行執(zhí)行， 各條語(yǔ)句的執(zhí)行過程與語(yǔ)句在塊中的順序無關(guān)。塊的結(jié)束時(shí)間就是該塊中按時(shí)間排序最后執(zhí)行的一條語(yǔ)句結(jié)束的時(shí)間。 10 reg_c=reg_a。 output wav； reg wav； event end_wave； parameter delay=50； initial begin wav=0。 delay wav=0。 例 46 用并行塊描述一段周期為 100時(shí)間單位、占 空比為 1:1的信號(hào) module wave_gen_para(wav)。 initial fork wav=0。 200 wav=0。 output wav。 200 wav=0。 wav=0。如果需要根據(jù)過程的狀態(tài)，控制過程的是否繼續(xù)執(zhí)行下去。 Verilog HDL中，變量都是靜態(tài)變量（同樣請(qǐng)參考 c語(yǔ)言的靜態(tài)變量）。 有名塊的作用之二： 什么是過程賦值語(yǔ)句 過程賦值語(yǔ)句的兩種延時(shí)模式 阻塞型與非阻塞型過程賦值 連續(xù)賦值語(yǔ)句 assign 過程連續(xù)賦值語(yǔ)句(assign/deassign,force/release) Verilog HDL對(duì)模塊的行為描述由一個(gè)或多個(gè)并行運(yùn)行的過程塊構(gòu)成，而位于過程塊中的賦值語(yǔ)句稱之為過程賦值語(yǔ)句。還可以將前述各類變量用連續(xù)符拼接起來，構(gòu)成一個(gè)整體作為過程賦值的左端。 //對(duì)寄存器的幾位賦值 mem_a[address]=8’h5d。 這條語(yǔ)句表明，經(jīng) delay確定的延時(shí)時(shí)間后，過程賦值語(yǔ)句右端表達(dá)式才被求值并被賦給左端的寄存器變量。 (4) (事件 1 or事件 2 or事件 3… )。 （ 2） (posedge信號(hào)名） 信號(hào)發(fā)生上升沿跳變 (positive edge)如： (posedge clock) reg_a=reg_b。 注意， Verilog HDL只提供 “ 或 ” 方式來處理多重觸發(fā)情況，沒有再定義諸如 “ 與 ” 等其他方式。 內(nèi)部模式說明： 在內(nèi)部模式中，定時(shí)控制位于賦值語(yǔ)句內(nèi)部，與外部模式相同的是，兩者都是在延時(shí)時(shí)間到期后再執(zhí)行過程賦值操作，不同的是右端表達(dá)式的求值過程是在不同的時(shí)間段進(jìn)行的。 begin tmp=rg_b。 end 例 49 一個(gè)包含延時(shí)的并行塊 的兩種描述形式 方式一：對(duì)應(yīng)于外部模式 fork 10 reg_a=reg_b。 join 阻塞型過程賦值于非阻塞型過程賦值 過程賦值語(yǔ)句的兩種賦值方式：阻塞型過程賦值與非賦值型過程賦值。 Module demo_blocking_or_non。 c=1 1。 end endmodule 同時(shí)包含阻塞型與非阻塞型串行塊的描述： ，到達(dá) 10單位時(shí)刻時(shí)， a得到 1；在到達(dá) 15單位時(shí)刻時(shí)， b得到 0的值；在到達(dá) 16單位時(shí)刻時(shí)，c得到 1。 reg wav。 100 wav=0。 end endmodule 例 4－ 12 用串行塊及阻塞型賦值語(yǔ)句描述的一個(gè)例子。 reg reg_a,reg_b。 module demo_seri_para(reg_a,reg_b,data,clo
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