verilog行為描述ppt課件(編輯修改稿)
2025-06-01 18:28 本頁面
【文章內(nèi)容簡(jiǎn)介】 出所需延時(shí)的時(shí)間， 如： ＃ delay a=b。 這條語句表明，經(jīng) delay確定的延時(shí)時(shí)間后，過程賦值語句右端表達(dá)式才被求值并被賦給左端的寄存器變量。 事件控制以符號(hào) “ @ ”開頭，后面緊跟的是事件控制 控制敏感表，有以下幾種形式： (1) @（ 信號(hào)名 ） 。 (2) @(clock) reg_a=reg_b。 (3) @(negedge clock) reg_a=reg_b。 (4) @(事件 1 or事件 2 or事件 3… )。 (1) @（ 信號(hào)名 ） 信號(hào)名所指定的信號(hào)通常是一位標(biāo)量，也可以是多位的矢量。該形式的含義：只要被檢驗(yàn)的信號(hào)發(fā)生變化（一般是指上升沿或下降沿）時(shí)，后面的賦值語句就被執(zhí)行。如： @(clock) reg_a=reg_b； 當(dāng) clock發(fā)生跳變（上升沿或下降沿），reg_b的值就賦給 reg_a。 （ 2） @ (posedge信號(hào)名） 信號(hào)發(fā)生上升沿跳變 (positive edge)如： @(posedge clock) reg_a=reg_b。 只要檢測(cè)到 clock信號(hào)出現(xiàn)上升沿，reg_b的值就賦給 reg_a。 （ 3） @(negedge信號(hào)名 ） 信號(hào)發(fā)生下降沿跳變的情況 如 ： @(negedge clock) reg_a=reg_b； 只要當(dāng)檢測(cè)到 clock信號(hào)的下降沿，reg_b的值就賦給 reg_a。 （ 4） @ （事件 1 or 事件 2 or 事件 3… ) 表達(dá)式中的事件是指上面（ 1）、（ 2）、（ 3）三類事件中的任何一種事件， or表示邏輯或的意思，即只要所列舉的任何一種情況出現(xiàn)，都將激活這里的事件控制。 注意， Verilog HDL只提供 “ 或 ” 方式來處理多重觸發(fā)情況，沒有再定義諸如 “ 與 ” 等其他方式。 例子： @(posedge reset or posedge clear) reg_out=0； 上例表示，只有 reset 或 clear 中的任一個(gè)出現(xiàn)下跳變， reg_out被復(fù)位。 二、內(nèi)部模式： 寄存器變量 = 定時(shí)控制 表達(dá)式 ； 在內(nèi)部模式中，有關(guān) “ 定時(shí)控制 ” 的表現(xiàn)形式與上面對(duì)外部模式中的說明完全一致。兩者之間的差別在于，在外部模式中，定時(shí)控制位于過程賦值語句之前，直接體現(xiàn)為對(duì)過程賦值語句執(zhí)行事件的延期（ postpone）上，只有當(dāng)延時(shí)時(shí)間被滿足，或其他類型的激發(fā)條件被滿足后，過程賦值語句才能被計(jì)算和賦值。 內(nèi)部模式說明： 在內(nèi)部模式中，定時(shí)控制位于賦值語句內(nèi)部，與外部模式相同的是，兩者都是在延時(shí)時(shí)間到期后再執(zhí)行過程賦值操作，不同的是右端表達(dá)式的求值過程是在不同的時(shí)間段進(jìn)行的。在外部模式中，直到延時(shí)到后，再對(duì)表達(dá)式求值，并執(zhí)行賦值過程。而在內(nèi)部模式中，先完成對(duì)表達(dá)式的求值，待延時(shí)到后，條件滿足時(shí)，再把前面求得的結(jié)果賦給左邊的寄存器變量。下表說明了兩者之間的關(guān)系： 兩者之間的關(guān)系 : 內(nèi)部模式 外部模式 Reg_a=10reg_b。 begin tmp=rg_b。 10 reg_a=tmp。 end Reg_a=@(posedge clk) reg_b begin tmp=rg_b。 @(posedge clk) reg_a=tmp。 end 例 49 一個(gè)包含延時(shí)的并行塊 的兩種描述形式 方式一：對(duì)應(yīng)于外部模式 fork 10 reg_a=reg_b。 10 reg_b=reg_a。 join 方式二：對(duì)應(yīng)于內(nèi)部模式 fork reg_a=10 reg_b。 reg_b=10 reg_a。 join 阻塞型過程賦值于非阻塞型過程賦值 過程賦值語句的兩種賦值方式：阻塞型過程賦值與非賦值型過程賦值。 在 過程賦值語句中，賦值算符 “ ＝ ” 被稱為阻塞型過程賦值算符。前一條語句沒有完成賦值之前，后面的語句不可能被執(zhí)行。即前一條賦值語句沒有執(zhí)行，使得后面的語句都被阻塞住了（ Blocking)，這種賦值過程稱之為阻塞型賦值，相應(yīng)的賦值語句被稱為阻塞型賦值語句（ Blocking Assignment Statement). 例 4－ 10 一個(gè)用于說明阻塞型賦值語句與非阻塞型賦值語句差別的例子。 Module demo_blocking_or_non。 Reg a, b, c, d, e, f。 /*方法一： blocking assignment in a serial block*/ initia begin a=10 1。 b=5 0。 c=1 1。 end 方法二 : nonblocking assignment in a serial block ini
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