verilog行為描述ppt課件-wenkub.com
2025-05-02 18:28 本頁(yè)面
【正文】 條件語(yǔ)句是允許嵌套使用的 ,如 : if (條件表達(dá)式 1) //外層 ifelse語(yǔ)句 if(條件表達(dá)式 2) 塊語(yǔ)句 1 //內(nèi)嵌 ifelse語(yǔ)句 else 塊語(yǔ)句 2 else if(條件表達(dá)式 3) 塊語(yǔ)句 3 //內(nèi)嵌 ifelse語(yǔ)句 else 塊語(yǔ)句 4 在必要的情況下可以通過加入塊標(biāo)識(shí)符(beginend)幫助確辨認(rèn)其中的配對(duì)關(guān)系 參見下面的兩種表達(dá)式 : if(條件表達(dá)式 1) //外層 ifelse語(yǔ)句 if(條件表達(dá)式 2) 塊語(yǔ)句 1 //內(nèi)嵌 ifelse語(yǔ)句 a=a+b。由于每種情況下 ,out端都有相應(yīng)輸入端與之相連 ,因而綜合器將由此產(chǎn)生一個(gè)二選一的 MUX。而按照過程的定義 ,在執(zhí)行下一次賦值操作之前 ,寄存器將保持原值不變 ,于是綜合器將據(jù)此產(chǎn)生一個(gè)鎖存器 ,用以保存輸出 out的值。//normal D flip procedure block always(posedge clk) q=d。 input d,clear,clk。 reg c always(a or b) c=aamp。b。 例 415 用兩種方式實(shí)現(xiàn)一個(gè)與門的描述 . 方式一 :用連續(xù)賦值語(yǔ)句實(shí)現(xiàn) 方式一 :用連續(xù)賦值語(yǔ)句實(shí)現(xiàn) module demo_and_assign(c,a,b)。語(yǔ)句出現(xiàn)的位置不同： 連續(xù)賦值語(yǔ)句不能出現(xiàn)在任何一個(gè)過程塊中；過程賦值語(yǔ)句則只能出現(xiàn)在過程塊中。賦值對(duì)象的不同： 連續(xù)賦值用于對(duì)連續(xù)類變量賦值，過程賦值 完成對(duì)寄存器變量的賦值。 reg reg_a,reg_b。 join endmodule 例 4－ 14 用串行塊及非阻塞型賦值語(yǔ)句描述的一個(gè)例子。 reg reg_a。 end endmodule 例 4－ 12 描述的綜合結(jié)果 clockdatareg_areg_b例 4－ 13 用并行塊及阻塞型賦值語(yǔ)句描述的一個(gè)例子。 output reg_a,reg_b。 250 end_wave。 50 wav=1。 output wav。 c=1 1。 b=5 0。即前一條賦值語(yǔ)句沒有執(zhí)行，使得后面的語(yǔ)句都被阻塞住了（ Blocking)，這種賦值過程稱之為阻塞型賦值，相應(yīng)的賦值語(yǔ)句被稱為阻塞型賦值語(yǔ)句（ Blocking Assignment Statement). 例 4－ 10 一個(gè)用于說明阻塞型賦值語(yǔ)句與非阻塞型賦值語(yǔ)句差別的例子。 reg_b=10 reg_a。 (posedge clk) reg_a=tmp。下表說明了兩者之間的關(guān)系： 兩者之間的關(guān)系 : 內(nèi)部模式 外部模式 Reg_a=10reg_b。兩者之間的差別在于，在外部模式中，定時(shí)控制位于過程賦值語(yǔ)句之前，直接體現(xiàn)為對(duì)過程賦值語(yǔ)句執(zhí)行事件的延期（ postpone）上，只有當(dāng)延時(shí)時(shí)間被滿足，或其他類型的激發(fā)條件被滿足后，過程賦值語(yǔ)句才能被計(jì)算和賦值。 （ 4） （事件 1 or 事件 2 or 事件 3… ) 表達(dá)式中的事件是指上面（ 1）、（ 2）、（ 3）三類事件中的任何一種事件， or表示邏輯或的意思，即只要所列舉的任何一種情況出現(xiàn)，都將激活這里的事件控制。如： (clock) reg_a=reg_b； 當(dāng) clock發(fā)生跳變（上升沿或下降沿），reg_b的值就賦給 reg_a。 (3) (negedge clock) reg_a=reg_b。其中的 “ 定時(shí)控制 ” 分為兩種類型： 延時(shí)控制就是直接給出所需延時(shí)的時(shí)間， 如： ＃ delay a=b。 //對(duì)寄存器的某一位賦值 reg_a[7:4]=4’b1010。對(duì)與存儲(chǔ)器只能通過選定的地址單元 ,對(duì)某個(gè)字賦值 。顯然，局部變量只可能是寄存器類的變量。只在該塊內(nèi)部起作用。 一、便于實(shí)現(xiàn)對(duì)塊語(yǔ)句執(zhí)行過程的有效控制 對(duì)于多條語(yǔ)句構(gòu)成的塊語(yǔ)句，各條語(yǔ)句順序或并行運(yùn)行。 50 wav=1。 initial fork 250 end_wave。 module wave_gen_para_verify(wav)。 150 wav=1。 event end_wave。占空比為 1:1的信號(hào)波形。 delay wav=1。 module wave_gen_seri(wav)。 例 4－ 4 一個(gè)包括延時(shí)地并行塊描述的例子 fork 10 reg_a=reg_b。并行塊的起始時(shí)間是流程轉(zhuǎn)入該塊的時(shí)間，每條語(yǔ)句都是相對(duì)于這個(gè)時(shí)間同時(shí)開始的。 并行塊 fork_join 1再過 10單位，又將 reg_a的值賦給 reg_c。 每條語(yǔ)句的延時(shí)是相對(duì)于前一條語(yǔ)句結(jié)束時(shí)的時(shí)間； 間；結(jié)束時(shí)間是最后一條語(yǔ)句完成的
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