verilog設計實例ppt課件-資料下載頁
2025-05-05 18:29本頁面
【正文】 驅動源的最終值 。 ） ? 在設計中 ， 每次只能從一個方向來驅動 inout口 。 例如：當使用總線讀 RAM中的數據時 ， 如果同時又向 RAM模型的雙向數據總線寫數據 ， 就會產生邏輯競爭 ， 導致總線數據無法確定 。 所以必須為 inout口設計控制邏輯 ， 只有這樣才能保證正確的操作 。 [注意 ]： ? 聲明一個 inout口，可以用來輸入或輸出數據。inout口默認為網絡連接類型。不允許在過程塊（ initial 或 always塊）中對網絡連接類型的數據進行過程賦值；但可以在過程塊外把一個寄存器數據類型通過連續(xù)賦值語句賦給它（ inout口） ? 必須為 inout口設計控制邏輯，用來保證正確的操作。當把 inout口作為輸入口時，必須通過控制邏輯禁止輸出到 inout口。 使用 Verilog中的基本元件（ bufif1） 為雙向口建模： b2 b1 en_a_b en_b_a bus_a bus_b module bus_xcvr (bus_a,bus_b,en_a_b,en_b_a)。 inout bus_a,bus_b。 input en_a_b,en_b_a。 bufifl b1(bus_b,bus_a,en_a_b)。 bufifl b2(bus_a,bus_b,en_b_a)。 //結構模塊邏輯 endmodule 當 en_a_b=1時，元器件 b1激活， bus_a的值傳到 bus_b上 當 en_b_a=1時，元器件 b1激活， bus_b的值傳到 bus_a上 [注意 ]： 在上頁的例子中，使用 en_a_b和 en_b_a 來控制元器件 bufifl,如果控制信號同時有效，則結果無法確定。 所以必須把控制信號 en_a_b 和 en_b_a 在時間上分開。 使用連續(xù)賦值 為雙向口建模： en_a_b en_b_a bus_a bus_b module bus_xcvr (bus_a,bus_b,en_a_b,en_b_a)。 inout bus_a,bus_b。 input en_a_b,en_b_a。 assign bus_b=en_a_b? bus_a:’bz。 assign bus_a=en_b_a? bus_b:’bz。 //結構模塊邏輯 endmodule 當 en_a_b=1時， bus_a的值傳到 bus_b上 當 en_b_a=1時， bus_b的值傳到 bus_a上 b2 b1 [注意 ]： 在 assign語句中 ， 通過 en_a_b和 en_b_a控制 bus_a與bus_b之間的數據交換 。 如果控制信號同時有效，則結果不能確定 。 所以必須把控制信號 en_a_b 和 en_b_a 在時間上分開。 存儲器的端口建模： module ram_cell(databus,)。 inout databus。 input rd,wr。 reg datareg。 assign databus=rd? datareg:’bz。 always @(negedge wr) datareg=databus。 endmodule 當 rd等于 1時 datareg的值被賦給 databus 當 wr的下降沿到達時，databus的值被寫入datareg 測試模塊 RAM單元 數據總線 數據 寄存 器 rd wr [注意 ]： 上頁中存儲單元在 wr的下降沿到達時存入數據 。上頁模塊在 wr處于高電平時 ， 通過數據總線寫入數據 ， 但必須保證 wr的高電平維持時間長于數據的寫入時間 。 在 rd處于高電平時 ， 上述存儲單元通過數據總線讀出數據 。 由于此模型為單口存儲模型 ， 因此 wr變低電平時 ， rd不能同時為高電平 ， 否則就無法確定存儲器的讀出 /寫入的結果 。 強制激勵 force 和 release 用于寄存器類型和網絡連接類型（例如：門級掃描寄存器的輸出）的強制賦值，強制改寫其它地方的賦值。 initial begin 10 force =0。 20 release 。 end 在以上兩個例子中，在 10到 20 這個時間段內，網絡或寄存器類型的信號被強制賦值，而別處對該變量的賦值均無效。
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