verilog設(shè)計(jì)實(shí)例ppt課件(參考版)
2025-05-08 18:29本頁面
【正文】 。 20 release 。 強(qiáng)制激勵 force 和 release 用于寄存器類型和網(wǎng)絡(luò)連接類型（例如：門級掃描寄存器的輸出）的強(qiáng)制賦值，強(qiáng)制改寫其它地方的賦值。 在 rd處于高電平時 ， 上述存儲單元通過數(shù)據(jù)總線讀出數(shù)據(jù) 。 endmodule 當(dāng) rd等于 1時 datareg的值被賦給 databus 當(dāng) wr的下降沿到達(dá)時，databus的值被寫入datareg 測試模塊 RAM單元 數(shù)據(jù)總線 數(shù)據(jù) 寄存 器 rd wr [注意 ]： 上頁中存儲單元在 wr的下降沿到達(dá)時存入數(shù)據(jù) 。 assign databus=rd? datareg:’bz。 input rd,wr。 存儲器的端口建模： module ram_cell(databus,)。 如果控制信號同時有效，則結(jié)果不能確定 。 assign bus_a=en_b_a? bus_b:’bz。 input en_a_b,en_b_a。 使用連續(xù)賦值 為雙向口建模： en_a_b en_b_a bus_a bus_b module bus_xcvr (bus_a,bus_b,en_a_b,en_b_a)。 //結(jié)構(gòu)模塊邏輯 endmodule 當(dāng) en_a_b=1時，元器件 b1激活， bus_a的值傳到 bus_b上 當(dāng) en_b_a=1時，元器件 b1激活， bus_b的值傳到 bus_a上 [注意 ]： 在上頁的例子中，使用 en_a_b和 en_b_a 來控制元器件 bufifl,如果控制信號同時有效，則結(jié)果無法確定。 bufifl b1(bus_b,bus_a,en_a_b)。 inout bus_a,bus_b。當(dāng)把 inout口作為輸入口時，必須通過控制邏輯禁止輸出到 inout口。inout口默認(rèn)為網(wǎng)絡(luò)連接類型。 所以必須為 inout口設(shè)計(jì)控制邏輯 ， 只有這樣才能保證正確的操作 。 ） ? 在設(shè)計(jì)中 ， 每次只能從一個方向來驅(qū)動 inout口 。 使用雙向口必需遵循下面的規(guī)則： ? inout口只能聲明為網(wǎng)絡(luò)連接類型 ， 不允許把它聲明為寄存器類型 。 存儲器的加載 怎樣使用雙向口 使用 inout關(guān)鍵字聲明端口為雙向口 。 //從文件 中 , 把初始數(shù)據(jù)存入存儲器 (mem)的每個單元 $readmemb(“”,mem)。i=i+i) // initialize memory mema[i]={wordsize{1?b1}}。 for(i=0。 endmodule 存儲量可變的只讀存儲器建模 可以在初始化塊中用一個循環(huán)或系統(tǒng)任務(wù)把初始數(shù)據(jù)存入存儲器的每個單元。 //address bus reg [wordsize:1] mem [0 : words1]。 //size of mem output [wordsize:1] mem_word。 //size of address bus parameter wordsize=8。 例： module scalable_ROM (mem_word, address)。 //從總線寫入存儲器 always (posedge write) memory[addr]=data。 reg [3:0] memory [0:15]。 input [3:0] addr。 簡單 RAM建模 `timescale 1ns/1ns module mymem(data,addr,read,write)。 ? ROM中的數(shù)據(jù)保存在一個獨(dú)立的文件中，如上頁的右邊的虛線方框所示。 always (addr or read_en_) if(!read_en_) read_data=mem[addr]。 reg [3:0] mem [0:15]。 output [3:0] read_data。 input read_en_。 ? 明確對存儲器訪問操作的權(quán)限。 學(xué)會如何用 Verilog中對雙向（即輸入 /輸出）端口 , （ inout） 建模。 if(load) preout
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