verilog教程2-資料下載頁(yè)
2025-10-03 14:48本頁(yè)面
【導(dǎo)讀】簡(jiǎn)單十進(jìn)制數(shù)：32,-10. 5‘O37,4’D2,7’Bx，8’H1_8_F_F. 雙引號(hào)內(nèi)的字符序列：
【正文】 語(yǔ)句 其中， default語(yǔ)句建議使用，否則在綜合時(shí)可能會(huì)引入不想要的 Latch for語(yǔ)句 語(yǔ)法與 C語(yǔ)言的 for一樣 例： for(i=1。i8。i=i+1) Addr[i] = Addr[i1]。 for語(yǔ)句先要展開(kāi)來(lái)，再去仿真 結(jié)構(gòu)建模 模塊實(shí)例： module HalfAdder(A, B, Sum, Carry)。 //端口說(shuō)明 input A, B。 output Sum, Carry。 //模塊結(jié)構(gòu)描述 always@(A or B) begin Sum=A^B。 Carry=Aamp。B。 end //模塊結(jié)束 endmodule 模塊實(shí)例語(yǔ)句 一個(gè)模塊可以在另一個(gè)模塊中被引用，即建立一種層次化描述 例： module HalfAdder()。 … . endmodule module FullAdder(P,Q,Cin,Sum,Cout)； input P,Q,Cin。 output Sum,Cout。 wire S1,C1,C2。 //兩個(gè)模塊實(shí)例 HA h1(P,Q,S1,C1)。 HA h2(.A(Cin),.S(Sum),.B(S1),.C(C2))。 or o1(Cout,C1,C2)。 endmodule 語(yǔ)言要素及表達(dá)式 門電平模型 三種建模方式 測(cè)試驗(yàn)證 測(cè)試驗(yàn)證 編寫測(cè)試文件 (testbench) ? 產(chǎn)生激勵(lì)波形 ? 將輸入加到測(cè)試模塊并收集其輸出響應(yīng) ? 將響應(yīng)輸出與期望值進(jìn)行比較 測(cè)試文件實(shí)例 `timescale 1ns/100ps `include //包含被測(cè)試模塊的文件 module testclu。 reg Clk,Rst,C,Zero。 //被測(cè)試模塊的輸入聲明為 reg clu clutest(Clk,Rst,C,Zero)。 //被測(cè)試模塊 initial //測(cè)試激勵(lì)波形 fork begin Clk=0。 Rst=1。 C=0。 end 測(cè)試文件實(shí)例 begin 30 Rst=0。 190 Rst=1。 300 $finish。 //仿真結(jié)束 end $shm_open() 。//將結(jié)果存儲(chǔ)為 signalscan文件格式 $shm_probe(AS)。 //以便用 signalscan來(lái)看結(jié)果波形 join always 5 Clk=~Clk。 endmodule End
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