verilog設(shè)計(jì)實(shí)例ppt課件(編輯修改稿)
2025-06-01 18:29 本頁面
【文章內(nèi)容簡介】 e? in: 39。bz。 endmodule 三態(tài)輸出驅(qū)動(dòng)器設(shè)計(jì)方案之二 : module trist2( out, in, enable )。 output out。 input in, enable。 //bufif1是一個(gè) Verilog門級原語 （ primitive） bufif1 mybuf1(out, in, enable)。 endmodule 2. 時(shí)序邏輯電路設(shè)計(jì)實(shí)例 [例 1]觸發(fā)器設(shè)計(jì)實(shí)例 module dff( q, data, clk)。 output q。 input data, clk。 reg q。 always @( posedge clk ) begin q = data。 end endmodule [例 2]. 電平敏感型鎖存器設(shè)計(jì)實(shí)例 module latch3( q, data, clk)。 output q。 input data, clk。 reg q。 always @(clk or data) begin if(clk) q=data。 end endmodule [例 3]. 移位寄存器設(shè)計(jì)實(shí)例 module shifter( din, clk, clr, dout)。 input din, clk, clr。 output [7:0] dout。 reg [7:0] dout。 always @(posedge clk) begin if(clr) dout = 839。b0。 //清零 else begin dout = dout1。//左移一位 dout[0] = din。 end//把輸入信號放入寄存器的最低位 end endmodule [例 4]. 八位計(jì)數(shù)器設(shè)計(jì)實(shí)例之一 module counter1( out, data, load, clk)。 output [7:0] out。 input [7:0] data。 input load, clk。 reg [7:0] out。 always @(posedge clk) begin if( load ) out = data。 else out = out + 1’b1。 end //只有當(dāng) out[7:0]的所有各位都為 1 endmodule [例 5]. 八位計(jì)數(shù)器設(shè)計(jì)實(shí)例之二 module counter2( out, cout, data, load, clk)。 output [7:0] out。 output cout。 input [7:0] data。 input load, clk。 reg [7:0] out。 reg cout。 reg [7:0] preout。 //創(chuàng)建 8位寄存器 always @(posedge clk) begin out = preout。 end /****計(jì)算計(jì)數(shù)器和進(jìn)位的下一個(gè)狀態(tài) ， 注意：為提高性能不希望加載影響進(jìn)位 ****/ always @( out or data or load ) begin {cout, preout} = out + 1’b 1。 if(load) preout = data。 end endmodule 存儲(chǔ)建模 目標(biāo) 學(xué)會(huì)如何用 Verilog對存儲(chǔ)器建模。 學(xué)會(huì)如何用 Verilog中對雙向（即輸入 /輸出）端口 , （ inout） 建模。 存儲(chǔ)器建模必須注意以下兩個(gè)方面的問題： ? 聲明存儲(chǔ)器容量的大小。 ? 明確對存儲(chǔ)器訪問操作的權(quán)限。 例如：指出可以對存儲(chǔ)器做以下哪幾種操作： 1）只讀 2）讀寫 3）同步讀寫 4）多次讀，同時(shí)進(jìn)行一次寫 5）多次同步讀寫，同時(shí)提供一些方法保證一致性 存儲(chǔ)器建模 `timescale 1ns/10ps module myrom(read_data,addr,read_en_)。 input read_en_。 input [3:0] addr。 output [3:0] read_data。 reg [3:0] read_data。 reg [3:0] mem
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