【正文】 實(shí)驗(yàn)室 2021/11/11 76 運(yùn)算符及表達(dá)式 在 Verilog HDL語(yǔ)言中運(yùn)算符所帶的操作數(shù)是不同的，按其所帶 操作數(shù)的個(gè)數(shù)運(yùn)算符可分為三種 : 1) 單目運(yùn)算符 (unary operator):可以帶一個(gè)操作數(shù) ,操作數(shù)放在運(yùn)算符的右邊。 2) 二目運(yùn)算符 (binary operator):可以帶二個(gè)操作數(shù) ,操作數(shù)放在運(yùn)算符的兩邊。 3) 三目運(yùn)算符 (ternary operator):可以帶三個(gè)操作 ,這三個(gè)操作數(shù)用三目運(yùn)算符 分隔開(kāi)。 見(jiàn)下例 : clock = ~clock。 // ~是一個(gè)單目取反運(yùn)算符 , clock是操作數(shù)。 c = a | b。 // 是一個(gè)二目按位或運(yùn)算符 , a 和 b是操作數(shù)。 r = s ? t : u。 // ?: 是一個(gè)三目條件運(yùn)算符 , s,t,u是操作數(shù)。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 77 運(yùn)算符及表達(dá)式 + 加 減 * 乘 / 除 % 模 ? 將負(fù)數(shù)賦值給 reg或其它無(wú)符號(hào)變量使用 2的補(bǔ)碼算術(shù)。 ? 如果操作數(shù)的某一位是 x或 z，則結(jié)果為 x ? 在整數(shù)除法中，余數(shù)舍棄 ? 模運(yùn)算中使用第一個(gè)操作數(shù)的符號(hào) module arithops ()。 parameter five = 5。 integer ans, int。 reg [3: 0] rega, regb。 reg [3: 0] num。 initial begin rega = 3。 regb = 439。b1010。 int = 3。 //int = 1111……1111_1101 end initial fork 10 ans = five * int。 // ans = 15 20 ans = (int + 5)/ 2。 // ans = 1 30 ans = five/ int。 // ans = 1 40 num = rega + regb。 // num = 1101 50 num = rega + 1。 // num = 0100 60 num = int。 // num = 1101 70 num = regb % rega。 // num = 1 80 $finish。 join endmodule 注意 integer和reg類(lèi)型在算術(shù)運(yùn)算時(shí)的差別。 integer是有符號(hào)數(shù)，而 reg是無(wú)符號(hào)數(shù)。 2021/11/11 78 運(yùn)算符及表達(dá)式 ~ not amp。 and | or ^ xor ~ ^ xnor ^ ~ xnor ? 按位操作符對(duì)矢量中相對(duì)應(yīng)位運(yùn)算。 regb = 439。b1 0 1 0 regc = 439。b1 x 1 0 num = regb amp。 regc = 1 0 1 0 。 ? 位值為 x時(shí)不一定產(chǎn)生 x結(jié)果。如50時(shí)的 or計(jì)算。 module bitwise ()。 reg [3: 0] rega, regb, regc。 reg [3: 0] num。 initial begin rega = 439。b1001。 regb = 439。b1010。 regc = 439。b11x0。 end initial fork 10 num = rega amp。 0。 // num = 0000 20 num = rega amp。 regb。 // num = 1000 30 num = rega | regb。 // num = 1011 40 num = regb amp。 regc。 // num = 10x0 50 num = regb | regc。 // num = 1110 60 $finish。 join endmodule 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 79 運(yùn)算符及表達(dá)式 當(dāng)兩個(gè)操作數(shù)位數(shù)不同時(shí)，位數(shù) 少的操作數(shù)零擴(kuò)展到相同位數(shù) 。 a = 439。b1011。 b = 839。b01010011。 c = a | b。 // a零擴(kuò)展為 839。b00001011 ? 位運(yùn)算符中除了 ~是單目運(yùn)算符以外 ,均為二目運(yùn)算符 ,即要求運(yùn)算符兩側(cè)各有一個(gè)操作數(shù) . ? 位運(yùn)算符中的二目運(yùn)算符要求對(duì)兩個(gè)操作數(shù)的相應(yīng)位進(jìn)行運(yùn)算操作。 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)防科技重點(diǎn)實(shí)驗(yàn)室 Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 第四講 常用 Verilog 語(yǔ)法之二 宋萬(wàn)杰 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)家重點(diǎn)實(shí)驗(yàn)室 2021/11/11 81 邏輯運(yùn)算符 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)防科技重點(diǎn)實(shí)驗(yàn)室 ！ not amp。amp。 and || or ? 邏輯操作符的結(jié)果為一位 1， 0或 x。 ?邏輯操作符只對(duì)邏輯值運(yùn)算。 ?如操作數(shù)為全 0，則其邏輯值為 false ?如操作數(shù)有一位為 1，則其邏輯值為true ?若操作數(shù) 只 包含 0、 x、 z，則邏輯值為 x 邏輯反操作符將操作數(shù)的邏輯值取反。例如，若操作數(shù)為全 0，則其邏輯值為 0，邏輯反操作值為 1。 module logical ()。 parameter five = 5。 reg ans。 reg [3: 0] rega, regb, regc。 initial begin rega = 4?b0011。 //邏輯值為“ 1” regb = 4?b10xz。 //邏輯值為“ 1” regc = 4?b0z0x。 //邏輯值為“ x” end initial fork 10 ans = rega amp。amp。 0。 // ans = 0 20 ans = rega || 0。 // ans = 1 30 ans = rega amp。amp。 five。 // ans = 1 40 ans = regb amp。amp。 rega。 // ans = 1 50 ans = regc || 0。 // ans = x 60 $finish。 join endmodule 2021/11/11 82 關(guān)系運(yùn)算符 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)防科技重點(diǎn)實(shí)驗(yàn)室 大于 小于 = 大于等于 = 小于等于 module relationals ()。 reg [3: 0] rega, regb, regc。 reg val。 initial begin rega = 439。b0011。 regb = 439。b1010。 regc = 439。b0x10。 end initial fork 10 val = regc rega 。 // val = x 20 val = regb rega 。 // val = 0 30 val = regb = rega 。 // val = 1 40 val = regb regc 。 // val = 1 50 $finish。 join endmodule rega和 regc的關(guān)系取決于 x 無(wú)論 x為何值，regbregc ? 其結(jié)果是 1?b 1?b0或 1?bx。 2021/11/11 83 等式運(yùn)算符 = = 0 1 x z 0 1 0 x x 1 0 1 x x x x x x x z x x x x 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)防科技重點(diǎn)實(shí)驗(yàn)室 賦值操作符，將等式右邊表達(dá)式的值拷貝到左邊。 邏輯等 case等 = = 0 1 x z 0 1 0 0 0 1 0 1 0 0 x 0 0 1 0 z 0 0 0 1 a = 239。b1x。 b = 239。b1x。 if (a == b) $display( a is equal to b)。 else $display( a is not equal to b)。 a = 239。b1x。 b = 239。b1x。 if (a === b) $display( a is identical to b)。 else $display( a is not identical to b)。 注意邏輯等與 case等的差別 2?b1x==2?b0x 值為 0，因?yàn)椴幌嗟? 2?b1x==2?b1x 值為 x，因?yàn)榭赡懿幌嗟龋部赡芟嗟? 2?b1x===2?b0x 值為 0，因?yàn)椴幌嗤? 2?b1x==2?b1x 值為 1，因?yàn)橄嗤? 2021/11/11 84 等式運(yùn)算符 == 邏輯等 ! = 邏輯不等 ? 其結(jié)果是 1?b 1?b0或 1?bx。 ? 如果左邊及右邊為確定值并且相等，則結(jié)果為 1。 ? 如果左邊及右邊為確定值并且不相等，則結(jié)果為 0。 ? 如果左邊及右邊有值不能確定的位，但值確定的位相等，則結(jié)果為 x。 ?!=的結(jié)果與 = =相反 值確定是指所有的位為 0或 1。不確定值是有值為 x或 z的位。 module equalities1()。 reg [3: 0] rega, regb, regc。 reg val。 initial begin rega = 439。b0011。 regb = 439。b1010。 regc = 439。b1x10。 end initial fork 10 val = rega == regb 。 // val = 0 20 val = rega != regc。 // val = 1 30 val = regb != regc。 // val = x 40 val = regc == regc。 // val = x 50 $finish。 join endmodule 西安電子科技大學(xué) 雷達(dá)信號(hào)處理國(guó)防科技重點(diǎn)實(shí)驗(yàn)室 2021/11/11 85 等式運(yùn)算符 === 相同 (case等 ) ! == 不相同 (case不等 ) ? 其結(jié)果是 1?b 1?b0或 1?bx。 ? 如果左邊及右邊的值相同（包括 x、 z)，則結(jié)果為 1。 ?如果左邊及右邊的值不相同，則結(jié)果為 0。 ?!==的結(jié)果與 === 相反 綜合工具不支持 module equalities2()。 reg [3: 0] rega, regb, regc。 reg val。 initial begin rega = 439。b0011。 regb = 439。b1010。 regc = 439。b1x10。 end initial fork 10 val = rega === regb 。 // val = 0 20 val = r