eda相關(guān)發(fā)展及硬件描述(編輯修改稿)
2025-02-03 07:54 本頁面
【文章內(nèi)容簡介】 圖 文件，即 JEDEC（電子器件工程聯(lián)合會制定的標(biāo)準(zhǔn)格式，簡稱 JED文件）文件：對于 FPGA（ Field Programmable Gates Array，現(xiàn)場可編程門陣列）來說，是生成 位流 數(shù)據(jù)文件（ Bitstream Generation，簡稱 BG文件）。 圖 EDA設(shè)計流程 設(shè)計準(zhǔn)備 設(shè)計輸入 設(shè)計處理 設(shè)計校驗 （前仿真） 設(shè)計校驗 后仿真或延時仿真 設(shè)計校驗 設(shè)計校驗過程包括 功能仿真 和 時序仿真 ，這兩項工作是在設(shè)計處理過程中同時進(jìn)行的。功能仿真是在設(shè)計輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗證，因此又稱為 前仿真 。此時的仿真 沒有延時信息 或者只有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時，這對于初步的功能檢測非常方便。仿真前，要先利用波形編輯器或硬件描述語言等建立波形文件或測試向量（即將所關(guān)心的輸入信號組合成序列），仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察到各個節(jié)點的信號變化。若發(fā)現(xiàn)錯誤，則返回設(shè)計輸入中修改邏輯設(shè)計。 時序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時序關(guān)系仿真，因此又稱為 后仿真或延時仿真 。由于不同器件的內(nèi)部延時不一樣，不同的布局、布線方案也會給延時造成不同的影響，因此在設(shè)計處理以后，對系統(tǒng)和各模塊進(jìn)行時序仿真，分析其時序關(guān)系，估計設(shè)汁的性能及檢查和消除競爭冒險等，是非常有必要的。 圖 EDA設(shè)計流程 設(shè)計準(zhǔn)備 設(shè)計輸入 設(shè)計處理 器件編程 器件編程 器件編程是指將設(shè)計處理中產(chǎn)生的編程數(shù)據(jù)文件通過軟件放到具體的可編程邏輯器件中去。對CPLD器件來說，是將 JED文件下載（ Down Load）到CPLD器件中去：對 FPGA來說，是將位流數(shù)據(jù) BG文件配置到 FPGA中去。 器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。普通的 CPLD器件和一次性編程的 FPGA需要專用的編程器完成器件的編程工作?；?SRAM的 FPGA可以由 EPROM或其他存儲體進(jìn)行配置。在系統(tǒng)可編程器件（ 1SPPLD）則不需要專門的編程器，只要一根與計算機互連的下載編程電纜就可以了。 圖 EDA設(shè)計流程 設(shè)計準(zhǔn)備 設(shè)計輸入 設(shè)計處理 器件編程 器件測試 器件測試和設(shè)計驗證 器件在編程完畢之后，可以用編譯時產(chǎn)生的文件對器件進(jìn)行檢驗、加密等工作，或采用邊界掃描測試技術(shù)進(jìn)行功能測試，測試成功后才完成其設(shè)計。 設(shè)計驗證可以在 EDA硬件開發(fā)平臺上進(jìn)行。EDA硬件開發(fā)平臺的核心部件是一片可編程邏輯器件FPGA或 CPLD，再附加一些輸入／輸出設(shè)備，如按鍵、數(shù)碼顯示器、指示燈、喇叭等，還提供時序電路需要的脈沖源。將設(shè)計電路編程下載到 FPGA或 CPLD中后，根據(jù)EDA硬件開發(fā)平臺的操作模式要求，進(jìn)行相應(yīng)的輸入操作，然后檢查輸出結(jié)果，驗證設(shè)計電路。 硬件描述語言 ? 硬件描述語言 HDL是 EDA技術(shù)中的重要組成部分，常用的硬件描述語言有 AHDL、 VHDL和 Verilog HDL，而 VHDL和 Verilog HDL是當(dāng)前最流行并己成為 IEEE標(biāo)準(zhǔn)的硬件描述語言。 VHDL VHDL是超高速集成電路硬件描述語言（ Very High Speed Integrated Circuit Hardware Description Language）的縮寫，在美國國防部的支持下于 1985年正式推出，是目前標(biāo)準(zhǔn)化程度最高的硬件描述語言。 IEEE（ The Institute Of Electrical and Electronics Engineers）于 1987年將 VHDL采納為 IEEEl076標(biāo)準(zhǔn)（ VHDL l987版本），并于 1993年升級為VHDL l993版本。 VHDL經(jīng)過 20多年的發(fā)展、應(yīng)用和完善，以其強大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計結(jié)構(gòu)、靈活的語言表達(dá)風(fēng)格和多層次的仿真測試于段，在電子設(shè)計領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受，成為現(xiàn)代 EDA領(lǐng)域的首選硬件描述語言。目前，流行的 EDA工具軟件全部支持 VHDL，它在 EDA領(lǐng)域的學(xué)術(shù)交流、電子設(shè)計的存檔、專用集成電路（ ASIC）設(shè)計等方面，擔(dān)當(dāng)著不可缺少的角色。 專家認(rèn)為，在 21世紀(jì)， VHDL與Verilog HDL語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù) 。顯然， VHDL是現(xiàn)代電子設(shè)計師必須掌握的硬件設(shè)計計算機語言。 概括起來， VHDL有以下幾個特點 ： （ 1） VHDL具有強大的功能，覆蓋面廣，描述能力強。 VHDL支持門級電路 的描述，也支持以寄存器、存儲器、總線及運算單元等構(gòu)成的 寄存器傳輸級 電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對象的 系統(tǒng)級電路 的描述。 （ 2） VHDL有良好的可讀性 。它可以被計算機接受，也容易被讀者理解。用 VHDL書寫的源文件，既是程序又是文檔，既可作為工程技術(shù)人員之間交換信息的文件，又可作為合同簽約者之間的文件。 （ 3） VHDL具 有良好的可移植性 。作為一種已被 IEEE承認(rèn)的工業(yè)標(biāo)準(zhǔn)， VHDL事實上已成為通用的硬件描述語言，可以在各種不同的設(shè)計環(huán)境和系統(tǒng)平臺中使用。 （ 4）使用 VHDL可以延長設(shè)計的生命周期 。用 VHDL描述的硬件電路 與工藝無關(guān) ，不會因工藝變化而使描述過時。與工藝有關(guān)的參數(shù)可以通過 VHDL提供的屬性加以描述，工藝改變時，只需要 修改 相應(yīng)程序中的 屬性參數(shù) 即可。 （ 5） VHDL支持對大規(guī)模設(shè)計的分解和已有設(shè)計的再利用 。 VHDL可以描述復(fù)雜的電路系統(tǒng)，支持對大規(guī)模設(shè)計的分解，由多人、多項目組來共同承擔(dān)和完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格，為設(shè)計的再利用提供了有力的支持。 （ 6） VHDL有利于保護(hù)知識產(chǎn)權(quán) 。用VHDL設(shè)計的專用集成電路（ ASIC），在設(shè)計文件下載到集成電路時可以采用一定的保密措施，使其不易被破譯和竊取。 Verilog HDL Verilog HDL也是目前應(yīng)用最為廣泛的硬件描述語言，并被 IEEE采納為 IEEE13641995標(biāo)準(zhǔn)（ Verilog1995版本），并于 2023年升級為 Verilog2023版本。 Verilog HDL可以用來進(jìn)行各種層次的邏輯設(shè)計，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗證和時序分析。Verilog HDL適合算法級（ Algorithm）、寄存器傳輸級（ RTL）、邏輯級（ Logic）、門級（ Gate）和版
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1