【正文】 輯。 可編程邏輯器件 可編程邏輯器件（ Programmable Logic Device， PLD）是一種半定制集成電路，在其內(nèi)部集成了大量的門和觸發(fā)器等基本邏輯單元電路，用戶通過編程來改變 PLD內(nèi)部電路的邏輯關(guān)系或連線，就可以得到所需要的設(shè)計電路。用戶只能根據(jù)需要選擇合適的集成電路器件，按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成功。它可以直接通過設(shè)計 PLD芯片來實現(xiàn)數(shù)字系統(tǒng)功能， 將原來由電路板設(shè)計完成的大部分工作放在 PLD芯片的設(shè)計中進(jìn)行 。 用 EDA技術(shù)設(shè)計電路可以分為不同的技術(shù)環(huán)節(jié)，每一個環(huán)節(jié)中必須由對應(yīng)的軟件包或?qū)Ｓ玫?EDA工具獨立處理。在設(shè)計過程中，采用層次化和模塊化方式，將使系統(tǒng)設(shè)計變得簡捷和方便。 一般的設(shè)計輸入編輯器都支持圖形輸入和 HDL文本輸入。 但圖形輸入方式存在沒有標(biāo)準(zhǔn)化、圖形文件兼容性差、不便于電路模塊的移植和再利用等缺點 。 仿真器 在 EDA技術(shù)中，仿真的地位非常重要，行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。 按仿真器對硬件描述語言不同的處理方式，可以分為編譯型仿真器和解釋型仿真器。 HDL綜合器 硬件描述語言誕生的初衷是用于設(shè)計邏輯電路的建模和仿真，但直到 Synopsys公司推出了 HDL綜合器后，才使 HDL直接用于電路設(shè)計。 HDL綜合器是 EDA設(shè)計流程中的一個獨立的設(shè)計步驟，它往往被其他 EDA環(huán)節(jié)調(diào)用，以便完成整個設(shè)計流程。適配通常都由可編程器件廠商提供的專用軟件來完成，這些軟件可以單獨存在，也可嵌入在集成 EDA開發(fā)環(huán)境中。 ? HDL綜合器是一種將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件，在使用 EDA技術(shù)實施電路設(shè)計中， HDL綜合器完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化等操作。 HDL綜合器的調(diào)用具有前臺模式和后臺模式兩種。 ? 適配器最后輸出的是各廠商自己定義的下載文件，下載到目標(biāo)器件后即可實現(xiàn)電路設(shè)計。 EDA技術(shù)就是依靠功能強大的電子計算機，在 EDA工具軟件平臺上，對以硬件描述語言（ HDL）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD／ FPGA或?qū)Ｓ眉呻娐稟SIC芯片中，實現(xiàn)既定的電子電路設(shè)計功能。 EDA工具在 EDA技術(shù)應(yīng)用中占據(jù)著極其重要的位置，利用 EDA技術(shù)進(jìn)行電路設(shè)計的大部分工作是在 EDA軟件工作平臺上進(jìn)行的。 思考題和習(xí)題 ? 簡述 EDA技術(shù)的發(fā)展歷程。 ? EDA工具大致可以分為哪幾個模塊 ?各模塊的主要功能是什么 ? ? 目前被 IEEE采納的硬件描述語言有哪幾種 ? ? FPGA／ CPLD在 EDA技術(shù)中有什么用處 ? 演講完畢，謝謝觀看！ 。 ? VHDL有哪些主要特點 ? ? Verilog HDL有哪些主要特點 ? ? 簡述在 PLD沒有出現(xiàn)前，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計的 “ 積木 ”式過程。 ? 今天， EDA技術(shù)已經(jīng)成為電子設(shè)計的重要工具，無論是設(shè)計芯片還是設(shè)計系統(tǒng)，如果沒有 EDA工具的支持，都將是難以完成的。 ? EDA技術(shù)包括硬件描述語言（ HDL）、 EDA工具軟件、可編程邏輯器件（ PLD）等方面的內(nèi)容。下載軟件一般由可編程邏輯器件廠商提供，或嵌入到 EDA開發(fā)平臺中。 適配器（布局布線器） ? 適配也稱為結(jié)構(gòu)綜合，適配器的任務(wù)是完成在目標(biāo)系統(tǒng)器件上的布局布線。 ? HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)汁數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件，或是直接用 HDL表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對應(yīng) FPGA／ CPLD器件廠商的網(wǎng)表文件。 下載器（編程器） 下載器的任務(wù)是把電路設(shè)計結(jié)果下載到實際器件中，實現(xiàn)硬件設(shè)計。用前臺模式調(diào)用時，可以從計算機的顯示器上看到調(diào)用窗口界面：用后臺模式（也稱為控制模式）調(diào)用時，不出現(xiàn)圖形窗口界面，僅在后臺運行。 HDL綜合器在把可綜合的 HDL（ VHDL或Verilog HDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟 ： 第 1步 ， HDL綜合器對 VHDL或 Verilog HDL進(jìn)行處理分析，并將其 轉(zhuǎn)換成電路結(jié)構(gòu)或模塊 ，這時不考慮實際器件實現(xiàn)，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程： 第 2步 ，對實際實現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行 優(yōu)化 ，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑，等等。 幾乎每個 EDA廠商都提供基于 VHDL和Verilog DHL的仿真器。即使在現(xiàn)在，各個環(huán)節(jié)的仿真仍然是整個 EDA設(shè)計流程中最重要、最耗時的一個步驟。 HDL文本輸入方式克服了圖形輸入方式存在的所有弊端，為 EDA技術(shù)的應(yīng)用和發(fā)展打開了一片廣闊的天地 。原理圖輸入方式沿用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方式，即根據(jù)設(shè)計電路的功能和控制條件，畫出設(shè)計的原理圖或狀態(tài)圖或波形圖，然后在設(shè)計輸入編輯器的支持下，將這些圖形輸入到計算機中，形成圖形文件。 描述器件總功能的模塊放在最上層 ，稱為頂層設(shè)計：描述器件某一部分功能的模塊放在下層，稱為底層設(shè)計；底層模塊還可以再向下分層，直至最后完成硬件電子系統(tǒng)電路的整體設(shè)計。 硬件描述語言（ HDL）給 PLD和數(shù)字系統(tǒng)的設(shè)計帶來了新的設(shè)計方法和理念，產(chǎn)生了目前最常用且稱為 “ 自頂向下 ” （ TopDown）的設(shè)計法。同時，由于引腳定義的靈活性，不但大大減輕了系統(tǒng)設(shè)計的工作量和難度，提高了工作效率，而且還可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的穩(wěn)定性和可靠性。 PLD的出現(xiàn)，給數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計法帶來了新的變革。 在 PLD沒有出現(xiàn)之前，數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計往往采用 “ 積木 ” 式的方法進(jìn)行，實質(zhì)上是對電路板進(jìn)行設(shè)計，通過標(biāo)準(zhǔn)集成電路器件搭建成電路板來實現(xiàn)系統(tǒng)功能，即先由器件搭成電路板，再由電路板搭成系統(tǒng)。 AHDL的語句和元素種類齊全、功能強大，而且易于應(yīng)用。 AHDL ? AHDL（ Altera Hardware Description Language）是 Altera公司根據(jù)自己公司生產(chǎn)的 MAX系列器件和 FLEX系列器件的特點專門設(shè)計的一套完整的硬件描述語言。實際上，利用計算機的強大功能，在 EDA工具的支持下，把邏輯驗證與具體工藝庫相匹配，將