【正文】 在一起使用，大大提高了工作效率。 Altera DSP Builder 可以為 Nios設計高速子系統(tǒng)，而模塊化設計是其特點。 微電子技術 ， 即大規(guī)模集成電路加工技術的進步是現(xiàn)代數(shù)字電子技術發(fā)展的基礎 。 目前 ， 在硅片的單位面積上集成的晶體管數(shù)量越來越多 ， 1978年推出的 8086微處理器芯片集成的晶體管數(shù)是 4萬只 ， 到 2023年推出的Pentium4微處理器芯片的集成度上升到 4200萬只晶體管 ，2023年生產可編程邏輯器件 （ PLD） 的集成度達到 5億只晶體管 ， 包含的邏輯元件 （ Logic Elements， LEs） 有 18萬個 ，2023年生產的 PLD中的 LEs達到 68萬個 , 2023年生產的 PLD中的 LEs達到 180萬個 。 現(xiàn)代電子設計技術的核心是 EDA（ Electronic Design Automation）技術。 20世紀 90年代的 ESDA階段 電子系統(tǒng)設計自動化 (ESDA， Electronic System Design Automation)階段。特別重要的是，世界各 EDA公司致力推出兼容各種硬件實現(xiàn)方案和支持標準硬件描述語言的 EDA工具軟件，有效地將 EDA技術推向成熟。也可以采用自頂向下（ TopDown）的層次結構設計方法，將多個輸入文件合并成一個設計文件等。 行為描述語言是目前常用的高層硬件描述語言，有 VHDL、 Verilog HDL等，它們具有很強的邏輯描述和仿真功能，可實現(xiàn)與工藝無關的編程與設計，可以使設計者在系統(tǒng)設計、邏輯驗證階段就確立方案的可行性，而且輸入效率高，在不同的設計輸入庫之間轉換也非常方便。 設計處理主要包括設計編譯和檢查、設計優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件 等過程。如果整個設計不能裝入一片器件時，可以將整個設計自動分割成多塊并裝入同一系列的多片器件中去。功能仿真是在設計輸入完成之后，選擇具體器件進行編譯之前進行的邏輯功能驗證，因此又稱為 前仿真 。 器件編程需要滿足一定的條件，如編程電壓、編程時序和編程算法等。 硬件描述語言 ? 硬件描述語言 HDL是 EDA技術中的重要組成部分，常用的硬件描述語言有 AHDL、 VHDL和 Verilog HDL，而 VHDL和 Verilog HDL是當前最流行并己成為 IEEE標準的硬件描述語言。 VHDL支持門級電路 的描述，也支持以寄存器、存儲器、總線及運算單元等構成的 寄存器傳輸級 電路的描述，還支持以行為算法和結構的混合描述為對象的 系統(tǒng)級電路 的描述。與工藝有關的參數(shù)可以通過 VHDL提供的屬性加以描述，工藝改變時，只需要 修改 相應程序中的 屬性參數(shù) 即可。Verilog HDL適合算法級（ Algorithm）、寄存器傳輸級（ RTL）、邏輯級（ Logic）、門級（ Gate）和版圖級（ Layout）等各個層次的電路設計和描述。 AHDL特別適合于描述復雜的組合電路、組（ group）運算及狀態(tài)機、真值表和參數(shù)化的邏輯。用戶只能根據(jù)需要選擇合適的集成電路器件，按照此種器件推薦的電路搭成系統(tǒng)并調試成功。 用 EDA技術設計電路可以分為不同的技術環(huán)節(jié)，每一個環(huán)節(jié)中必須由對應的軟件包或專用的 EDA工具獨立處理。 一般的設計輸入編輯器都支持圖形輸入和 HDL文本輸入。 仿真器 在 EDA技術中，仿真的地位非常重要，行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。 HDL綜合器 硬件描述語言誕生的初衷是用于設計邏輯電路的建模和仿真，但直到 Synopsys公司推出了 HDL綜合器后，才使 HDL直接用于電路設計。適配通常都由可編程器件廠商提供的專用軟件來完成，這些軟件可以單獨存在，也可嵌入在集成 EDA開發(fā)環(huán)境中。 HDL綜合器的調用具有前臺模式和后臺模式兩種。 EDA技術就是依靠功能強大的電子計算機，在 EDA工具軟件平臺上，對以硬件描述語言（ HDL）為系統(tǒng)邏輯描述手段完成的設計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD／ FPGA或專用集成電路ASIC芯片中，實現(xiàn)既定的電子電路設計功能。 思考題和習題 ? 簡述 EDA技術的發(fā)展歷程。 ? VHDL有哪些主要特點 ? ? Verilog HDL有哪些主要特點 ? ? 簡述在 PLD沒有出現(xiàn)前，傳統(tǒng)的數(shù)字系統(tǒng)設計的 “ 積木 ”式過程。 ? EDA技術包括硬件描述語言（ HDL）、 EDA工具軟件、可編程邏輯器件（ PLD）等方面的內容。 適配器（布局布線器） ? 適配也稱為結構綜合，適配器的任務是完成在目標系統(tǒng)器件上的布局布線。 下載器（編程器） 下載器的任務是把電路設計結果下載到實際器件中，實現(xiàn)硬件設計。 HDL綜合器在把可綜合的 HDL（ VHDL或Verilog HDL）轉化為硬件電路時，一般要經過兩個步驟 ： 第 1步 ， HDL綜合器對 VHDL或 Verilog HDL進行處理分析，并將其 轉換成電路結構或模塊 ，這時不考慮實際器件實現(xiàn)，即完全與硬件無關，這個過程是一個通用電路原理圖形成的過程： 第 2步 ，對實際實現(xiàn)目標器件的結構進行 優(yōu)化 ，并使之滿足各種約束條件，優(yōu)化關鍵路徑，等等。即使在現(xiàn)在，各個環(huán)節(jié)的仿真仍然是整個 EDA設計流程中最重要、最耗時的一個步驟。原理圖輸入方式沿用傳統(tǒng)的數(shù)字系統(tǒng)設計方式，即根據(jù)設計電路的功能和控制條件，畫出設計的原理圖或狀態(tài)圖或波形圖，然后在設計輸入編輯器的支持下，將這些圖形輸入到計算機中，形成圖形文件。 硬件描述語言（ HDL）給 PLD和數(shù)字系統(tǒng)的設計帶來了新的設計方法和理念，產生了目前最常用且稱為 “ 自頂向下 ” （ TopDown）的設計法。 PLD的出現(xiàn)，給數(shù)字系統(tǒng)的傳統(tǒng)設計法帶來了新的變革。 AHDL的語句和元素種類齊全、功能強大，而且易于應用。實際上，利用計算機的強大功能，在 EDA工具的支持下，把邏輯驗證與具體工藝庫相匹配，將布線及延遲計算分成不同的階段來實現(xiàn)，可減少設計者的繁重勞動。 VHDL可以描述復雜的電路系統(tǒng)，支持對大規(guī)模設計的分解，由多人、多項目組來共同承擔和完成。它可以被計算機接受，也容易被讀者理解。 IEEE（ The Institute Of Electrical and Electronics Engi