【正文】 在一起使用，大大提高了工作效率。 Altera DSP Builder 可以為 Nios設(shè)計(jì)高速子系統(tǒng)，而模塊化設(shè)計(jì)是其特點(diǎn)。 微電子技術(shù) ， 即大規(guī)模集成電路加工技術(shù)的進(jìn)步是現(xiàn)代數(shù)字電子技術(shù)發(fā)展的基礎(chǔ) 。 目前 ， 在硅片的單位面積上集成的晶體管數(shù)量越來越多 ， 1978年推出的 8086微處理器芯片集成的晶體管數(shù)是 4萬只 ， 到 2023年推出的Pentium4微處理器芯片的集成度上升到 4200萬只晶體管 ，2023年生產(chǎn)可編程邏輯器件 （ PLD） 的集成度達(dá)到 5億只晶體管 ， 包含的邏輯元件 （ Logic Elements， LEs） 有 18萬個(gè) ，2023年生產(chǎn)的 PLD中的 LEs達(dá)到 68萬個(gè) , 2023年生產(chǎn)的 PLD中的 LEs達(dá)到 180萬個(gè) 。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。 20世紀(jì) 90年代的 ESDA階段 電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (ESDA， Electronic System Design Automation)階段。特別重要的是，世界各 EDA公司致力推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的 EDA工具軟件，有效地將 EDA技術(shù)推向成熟。也可以采用自頂向下（ TopDown）的層次結(jié)構(gòu)設(shè)計(jì)方法，將多個(gè)輸入文件合并成一個(gè)設(shè)計(jì)文件等。 行為描述語言是目前常用的高層硬件描述語言，有 VHDL、 Verilog HDL等，它們具有很強(qiáng)的邏輯描述和仿真功能，可實(shí)現(xiàn)與工藝無關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段就確立方案的可行性，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換也非常方便。 設(shè)計(jì)處理主要包括設(shè)計(jì)編譯和檢查、設(shè)計(jì)優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件 等過程。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為 前仿真 。 器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。 硬件描述語言 ? 硬件描述語言 HDL是 EDA技術(shù)中的重要組成部分，常用的硬件描述語言有 AHDL、 VHDL和 Verilog HDL，而 VHDL和 Verilog HDL是當(dāng)前最流行并己成為 IEEE標(biāo)準(zhǔn)的硬件描述語言。 VHDL支持門級(jí)電路 的描述，也支持以寄存器、存儲(chǔ)器、總線及運(yùn)算單元等構(gòu)成的 寄存器傳輸級(jí) 電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對象的 系統(tǒng)級(jí)電路 的描述。與工藝有關(guān)的參數(shù)可以通過 VHDL提供的屬性加以描述，工藝改變時(shí)，只需要 修改 相應(yīng)程序中的 屬性參數(shù) 即可。Verilog HDL適合算法級(jí)（ Algorithm）、寄存器傳輸級(jí)（ RTL）、邏輯級(jí)（ Logic）、門級(jí)（ Gate）和版圖級(jí)（ Layout）等各個(gè)層次的電路設(shè)計(jì)和描述。 AHDL特別適合于描述復(fù)雜的組合電路、組（ group）運(yùn)算及狀態(tài)機(jī)、真值表和參數(shù)化的邏輯。用戶只能根據(jù)需要選擇合適的集成電路器件，按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成功。 用 EDA技術(shù)設(shè)計(jì)電路可以分為不同的技術(shù)環(huán)節(jié)，每一個(gè)環(huán)節(jié)中必須由對應(yīng)的軟件包或?qū)Ｓ玫?EDA工具獨(dú)立處理。 一般的設(shè)計(jì)輸入編輯器都支持圖形輸入和 HDL文本輸入。 仿真器 在 EDA技術(shù)中，仿真的地位非常重要，行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證及門級(jí)系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。 HDL綜合器 硬件描述語言誕生的初衷是用于設(shè)計(jì)邏輯電路的建模和仿真，但直到 Synopsys公司推出了 HDL綜合器后，才使 HDL直接用于電路設(shè)計(jì)。適配通常都由可編程器件廠商提供的專用軟件來完成，這些軟件可以單獨(dú)存在，也可嵌入在集成 EDA開發(fā)環(huán)境中。 HDL綜合器的調(diào)用具有前臺(tái)模式和后臺(tái)模式兩種。 EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA工具軟件平臺(tái)上，對以硬件描述語言（ HDL）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD／ FPGA或?qū)Ｓ眉呻娐稟SIC芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 思考題和習(xí)題 ? 簡述 EDA技術(shù)的發(fā)展歷程。 ? VHDL有哪些主要特點(diǎn) ? ? Verilog HDL有哪些主要特點(diǎn) ? ? 簡述在 PLD沒有出現(xiàn)前，傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)的 “ 積木 ”式過程。 ? EDA技術(shù)包括硬件描述語言（ HDL）、 EDA工具軟件、可編程邏輯器件（ PLD）等方面的內(nèi)容。 適配器（布局布線器） ? 適配也稱為結(jié)構(gòu)綜合，適配器的任務(wù)是完成在目標(biāo)系統(tǒng)器件上的布局布線。 下載器（編程器） 下載器的任務(wù)是把電路設(shè)計(jì)結(jié)果下載到實(shí)際器件中，實(shí)現(xiàn)硬件設(shè)計(jì)。 HDL綜合器在把可綜合的 HDL（ VHDL或Verilog HDL）轉(zhuǎn)化為硬件電路時(shí)，一般要經(jīng)過兩個(gè)步驟 ： 第 1步 ， HDL綜合器對 VHDL或 Verilog HDL進(jìn)行處理分析，并將其 轉(zhuǎn)換成電路結(jié)構(gòu)或模塊 ，這時(shí)不考慮實(shí)際器件實(shí)現(xiàn)，即完全與硬件無關(guān)，這個(gè)過程是一個(gè)通用電路原理圖形成的過程： 第 2步 ，對實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行 優(yōu)化 ，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑，等等。即使在現(xiàn)在，各個(gè)環(huán)節(jié)的仿真仍然是整個(gè) EDA設(shè)計(jì)流程中最重要、最耗時(shí)的一個(gè)步驟。原理圖輸入方式沿用傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方式，即根據(jù)設(shè)計(jì)電路的功能和控制條件，畫出設(shè)計(jì)的原理圖或狀態(tài)圖或波形圖，然后在設(shè)計(jì)輸入編輯器的支持下，將這些圖形輸入到計(jì)算機(jī)中，形成圖形文件。 硬件描述語言（ HDL）給 PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來了新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用且稱為 “ 自頂向下 ” （ TopDown）的設(shè)計(jì)法。 PLD的出現(xiàn)，給數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)法帶來了新的變革。 AHDL的語句和元素種類齊全、功能強(qiáng)大，而且易于應(yīng)用。實(shí)際上，利用計(jì)算機(jī)的強(qiáng)大功能，在 EDA工具的支持下，把邏輯驗(yàn)證與具體工藝庫相匹配，將布線及延遲計(jì)算分成不同的階段來實(shí)現(xiàn)，可減少設(shè)計(jì)者的繁重勞動(dòng)。 VHDL可以描述復(fù)雜的電路系統(tǒng)，支持對大規(guī)模設(shè)計(jì)的分解，由多人、多項(xiàng)目組來共同承擔(dān)和完成。它可以被計(jì)算機(jī)接受，也容易被讀者理解。 IEEE（ The Institute Of Electrical and Electronics Engi