【正文】 為級描述與結(jié)構(gòu)級綜 合、系統(tǒng)仿真與測試驗(yàn)證、系統(tǒng)劃分與指標(biāo)分配、系統(tǒng)決策與文件生成等一整套設(shè)計(jì)工具 ) 軟件平臺上，以系統(tǒng)級設(shè)計(jì)為核心，使用硬件描述語言進(jìn)行系統(tǒng)設(shè)計(jì)，自動(dòng)進(jìn)行邏輯編譯、 仿真、優(yōu)化、綜合、布線、測試等工作，完成系統(tǒng)設(shè)計(jì)功能的硬件實(shí)現(xiàn)。 20世紀(jì) 80年代的 CAE階段 CAE（ Computer Aided Engineering,計(jì)算機(jī)輔助工程）是在 CAD的工具逐步完善的基礎(chǔ)上發(fā)展起來的，尤其是人們在設(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了長足的進(jìn)步，可以利用計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，并建立各種設(shè)計(jì)單元庫，開始用計(jì)算機(jī)將許多單點(diǎn)工具集成在一起使用，大大提高了工作效率。 EDA是在 20世紀(jì) 90年代初從計(jì)算機(jī)輔助設(shè)計(jì) (CAD :Computer Aided Design)、計(jì)算機(jī)輔助制造（ CAM: Computer Aided Manufacture ）、計(jì)算機(jī)輔助測試（ CAT: Computer Aided Test）和計(jì)算機(jī)輔助工程（ CAE: Computer Aided Engineering ）的概念發(fā)展而來的。 Altera DSP Builder 可以為 Nios設(shè)計(jì)高速子系統(tǒng)，而模塊化設(shè)計(jì)是其特點(diǎn)。可編程性是電子系統(tǒng)設(shè)計(jì)的前景。 微電子技術(shù) ， 即大規(guī)模集成電路加工技術(shù)的進(jìn)步是現(xiàn)代數(shù)字電子技術(shù)發(fā)展的基礎(chǔ) 。第一章（第 1講） EDA概述 EDA技術(shù)及發(fā)展 20世紀(jì)末 ， 數(shù)字電子技術(shù)的飛速發(fā)展 ， 有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化的提高 。 目前 ， 在硅片的單位面積上集成的晶體管數(shù)量越來越多 ， 1978年推出的 8086微處理器芯片集成的晶體管數(shù)是 4萬只 ， 到 2023年推出的Pentium4微處理器芯片的集成度上升到 4200萬只晶體管 ，2023年生產(chǎn)可編程邏輯器件 （ PLD） 的集成度達(dá)到 5億只晶體管 ， 包含的邏輯元件 （ Logic Elements， LEs） 有 18萬個(gè) ，2023年生產(chǎn)的 PLD中的 LEs達(dá)到 68萬個(gè) , 2023年生產(chǎn)的 PLD中的 LEs達(dá)到 180萬個(gè) 。固定功能的片上系統(tǒng) SOC’s開發(fā)成本高、周期長及缺乏靈活性常常使得它們剛一形成初始產(chǎn)品就過時(shí)了，其應(yīng)用將越來越少。 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA（ Electronic Design Automation）技術(shù)。一般把 EDA技術(shù)的發(fā)展分為 CAD、CAE和 ESDA (Electronic System Design Automation)這三個(gè)階段。 20世紀(jì) 90年代的 ESDA階段 電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (ESDA， Electronic System Design Automation)階段。使得設(shè)計(jì)者從繁雜 的工作中解放出來，把精力集中在系統(tǒng)方案的設(shè)計(jì)上，是一種高效率的現(xiàn)代設(shè)計(jì)方法。特別重要的是，世界各 EDA公司致力推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的 EDA工具軟件，有效地將 EDA技術(shù)推向成熟。 EDA設(shè)計(jì)流程 包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程 4個(gè)步驟 ，以及相應(yīng)的功能仿真、時(shí)序仿真和器件測試 3個(gè)設(shè)計(jì)驗(yàn)證過程。也可以采用自頂向下（ TopDown）的層次結(jié)構(gòu)設(shè)計(jì)方法，將多個(gè)輸入文件合并成一個(gè)設(shè)計(jì)文件等。優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號的觀察和電路的調(diào)整。 行為描述語言是目前常用的高層硬件描述語言，有 VHDL、 Verilog HDL等，它們具有很強(qiáng)的邏輯描述和仿真功能，可實(shí)現(xiàn)與工藝無關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段就確立方案的可行性，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換也非常方便。 波形編輯功能還允許設(shè)計(jì)者對波形進(jìn)行復(fù)制、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值。 設(shè)計(jì)處理主要包括設(shè)計(jì)編譯和檢查、設(shè)計(jì)優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件 等過程。 2. 設(shè)計(jì)優(yōu)化和綜合 設(shè)計(jì)優(yōu)化主要包括 面積優(yōu)化 和速度優(yōu)化 。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。布局和布線完成后，軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為 前仿真 。 時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為 后仿真或延時(shí)仿真 。 器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。 圖 EDA設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 設(shè)計(jì)處理 器件編程 器件測試 器件測試和設(shè)計(jì)驗(yàn)證 器件在編程完畢之后，可以用編譯時(shí)產(chǎn)生的文件對器件進(jìn)行檢驗(yàn)、加密等工作，或采用邊界掃描測試技術(shù)進(jìn)行功能測試，測試成功后才完成其設(shè)計(jì)。 硬件描述語言 ? 硬件描述語言 HDL是 EDA技術(shù)中的重要組成部分，常用的硬件描述語言有 AHDL、 VHDL和 Verilog HDL，而 VHDL和 Verilog HDL是當(dāng)前最流行并己成為 IEEE標(biāo)準(zhǔn)的硬件描述語言。目前，流行的 EDA工具軟件全部支持 VHDL，它在 EDA領(lǐng)域的學(xué)術(shù)交流、電子設(shè)計(jì)的存檔、專用集成電路（ ASIC）設(shè)計(jì)等方面，擔(dān)當(dāng)著不可缺少的角色。 VHDL支持門級電路 的描述，也支持以寄存器、存儲(chǔ)器、總線及運(yùn)算單元等構(gòu)成的 寄存器傳輸級 電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對象的 系統(tǒng)級電路 的描述。 （ 3） VHDL具 有良好的可移植性 。與工藝有關(guān)的參數(shù)可以通過 VHDL提供的屬性加以描述，工藝改變時(shí)，只需要 修改 相應(yīng)程序中的 屬性參數(shù) 即可。 （ 6） VHDL有利于保護(hù)知識產(chǎn)權(quán) 。Verilog HDL適合算法級（ Algorithm）、寄存器傳輸級（ RTL）、邏輯級（ Logic）、門級（ Gate）和版圖級（ Layout）等各個(gè)層次的電路設(shè)計(jì)和描述。Verilog HDL也具有與 VHDL類似的特點(diǎn)，稍有不同的是， Verilog HDL早在 1983年就已經(jīng)推出，應(yīng)用歷史較長，擁有廣泛的設(shè)計(jì)群體，設(shè)計(jì)資源比 VHDL豐富。 AHDL特別適合于描述復(fù)雜的組合電路、組（ group）運(yùn)算及狀態(tài)機(jī)、真值表和參數(shù)化的邏