【正文】 設(shè)計(jì)往往采用 “ 積木 ” 式的方法進(jìn)行，實(shí)質(zhì)上是對(duì)電路板進(jìn)行設(shè)計(jì)，通過(guò)標(biāo)準(zhǔn)集成電路器件搭建成電路板來(lái)實(shí)現(xiàn)系統(tǒng)功能，即先由器件搭成電路板，再由電路板搭成系統(tǒng)。同時(shí)，由于引腳定義的靈活性，不但大大減輕了系統(tǒng)設(shè)計(jì)的工作量和難度，提高了工作效率，而且還可以減少芯片數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高系統(tǒng)的穩(wěn)定性和可靠性。 描述器件總功能的模塊放在最上層 ，稱為頂層設(shè)計(jì)：描述器件某一部分功能的模塊放在下層，稱為底層設(shè)計(jì)；底層模塊還可以再向下分層，直至最后完成硬件電子系統(tǒng)電路的整體設(shè)計(jì)。 HDL文本輸入方式克服了圖形輸入方式存在的所有弊端，為 EDA技術(shù)的應(yīng)用和發(fā)展打開(kāi)了一片廣闊的天地 。 幾乎每個(gè) EDA廠商都提供基于 VHDL和Verilog DHL的仿真器。用前臺(tái)模式調(diào)用時(shí)，可以從計(jì)算機(jī)的顯示器上看到調(diào)用窗口界面：用后臺(tái)模式（也稱為控制模式）調(diào)用時(shí)，不出現(xiàn)圖形窗口界面，僅在后臺(tái)運(yùn)行。 ? HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)汁數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件，或是直接用 HDL表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對(duì)應(yīng) FPGA／ CPLD器件廠商的網(wǎng)表文件。下載軟件一般由可編程邏輯器件廠商提供，或嵌入到 EDA開(kāi)發(fā)平臺(tái)中。 ? 今天， EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有 EDA工具的支持，都將是難以完成的。 ? EDA工具大致可以分為哪幾個(gè)模塊 ?各模塊的主要功能是什么 ? ? 目前被 IEEE采納的硬件描述語(yǔ)言有哪幾種 ? ? FPGA／ CPLD在 EDA技術(shù)中有什么用處 ? 演講完畢，謝謝觀看！ 。 EDA工具在 EDA技術(shù)應(yīng)用中占據(jù)著極其重要的位置，利用 EDA技術(shù)進(jìn)行電路設(shè)計(jì)的大部分工作是在 EDA軟件工作平臺(tái)上進(jìn)行的。 ? 適配器最后輸出的是各廠商自己定義的下載文件，下載到目標(biāo)器件后即可實(shí)現(xiàn)電路設(shè)計(jì)。 ? HDL綜合器是一種將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件，在使用 EDA技術(shù)實(shí)施電路設(shè)計(jì)中， HDL綜合器完成電路化簡(jiǎn)、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化等操作。 HDL綜合器是 EDA設(shè)計(jì)流程中的一個(gè)獨(dú)立的設(shè)計(jì)步驟，它往往被其他 EDA環(huán)節(jié)調(diào)用，以便完成整個(gè)設(shè)計(jì)流程。 按仿真器對(duì)硬件描述語(yǔ)言不同的處理方式，可以分為編譯型仿真器和解釋型仿真器。 但圖形輸入方式存在沒(méi)有標(biāo)準(zhǔn)化、圖形文件兼容性差、不便于電路模塊的移植和再利用等缺點(diǎn) 。在設(shè)計(jì)過(guò)程中，采用層次化和模塊化方式，將使系統(tǒng)設(shè)計(jì)變得簡(jiǎn)捷和方便。它可以直接通過(guò)設(shè)計(jì) PLD芯片來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)功能， 將原來(lái)由電路板設(shè)計(jì)完成的大部分工作放在 PLD芯片的設(shè)計(jì)中進(jìn)行 。 可編程邏輯器件 可編程邏輯器件（ Programmable Logic Device， PLD）是一種半定制集成電路，在其內(nèi)部集成了大量的門和觸發(fā)器等基本邏輯單元電路，用戶通過(guò)編程來(lái)改變 PLD內(nèi)部電路的邏輯關(guān)系或連線，就可以得到所需要的設(shè)計(jì)電路。Verilog HDL也具有與 VHDL類似的特點(diǎn)，稍有不同的是， Verilog HDL早在 1983年就已經(jīng)推出，應(yīng)用歷史較長(zhǎng)，擁有廣泛的設(shè)計(jì)群體，設(shè)計(jì)資源比 VHDL豐富。 （ 6） VHDL有利于保護(hù)知識(shí)產(chǎn)權(quán) 。 （ 3） VHDL具 有良好的可移植性 。目前，流行的 EDA工具軟件全部支持 VHDL，它在 EDA領(lǐng)域的學(xué)術(shù)交流、電子設(shè)計(jì)的存檔、專用集成電路（ ASIC）設(shè)計(jì)等方面，擔(dān)當(dāng)著不可缺少的角色。 圖 EDA設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 設(shè)計(jì)處理 器件編程 器件測(cè)試 器件測(cè)試和設(shè)計(jì)驗(yàn)證 器件在編程完畢之后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行檢驗(yàn)、加密等工作，或采用邊界掃描測(cè)試技術(shù)進(jìn)行功能測(cè)試，測(cè)試成功后才完成其設(shè)計(jì)。 時(shí)序仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為 后仿真或延時(shí)仿真 。布局和布線完成后，軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 2. 設(shè)計(jì)優(yōu)化和綜合 設(shè)計(jì)優(yōu)化主要包括 面積優(yōu)化 和速度優(yōu)化 。 波形編輯功能還允許設(shè)計(jì)者對(duì)波形進(jìn)行復(fù)制、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值。優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整。 EDA設(shè)計(jì)流程 包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程 4個(gè)步驟 ，以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試 3個(gè)設(shè)計(jì)驗(yàn)證過(guò)程。使得設(shè)計(jì)者從繁雜 的工作中解放出來(lái)，把精力集中在系統(tǒng)方案的設(shè)計(jì)上，是一種高效率的現(xiàn)代設(shè)計(jì)方法。一般把 EDA技術(shù)的發(fā)展分為 CAD、CAE和 ESDA (Electronic System Design Automation)這三個(gè)階段。固定功能的片上系統(tǒng) SOC’s開(kāi)發(fā)成本高、周期長(zhǎng)及缺乏靈活性常常使得它們剛一形成初始產(chǎn)品就過(guò)時(shí)了，其應(yīng)用將越來(lái)越少。第一章（第 1講） EDA概述 EDA技術(shù)及發(fā)展 20世紀(jì)末 ， 數(shù)字電子技術(shù)的飛速發(fā)展 ， 有力地推動(dòng)了社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化的提高 ?？删幊绦允请娮酉到y(tǒng)設(shè)計(jì)的前景。 EDA是在 20世紀(jì) 90年代初從計(jì)算機(jī)輔助設(shè)計(jì) (CAD :Computer Aided Design)、計(jì)算機(jī)輔助制造（ CAM: Computer Aided Manufacture ）、計(jì)算機(jī)輔助測(cè)試（ CAT: Computer Aided Test）和計(jì)算機(jī)輔助工程（ CAE: Computer Aided Engineering ）的概念發(fā)展而來(lái)的。其特點(diǎn)是在功能強(qiáng)大的 EDA工具 (包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)級(jí)綜 合、系統(tǒng)仿真與測(cè)試驗(yàn)證、系統(tǒng)劃分與指標(biāo)分配、系統(tǒng)決策與文件生成等一整套設(shè)計(jì)工具 ) 軟件平臺(tái)上，以系統(tǒng)級(jí)設(shè)計(jì)為核心，使用硬件描述語(yǔ)言進(jìn)行系統(tǒng)設(shè)計(jì)，自動(dòng)進(jìn)行邏輯編譯、 仿真、優(yōu)化、綜合、布線、測(cè)試等工作，完成系統(tǒng)設(shè)計(jì)功能的硬件實(shí)現(xiàn)。 EDA設(shè)計(jì)流程 利用 EDA技術(shù)進(jìn)行電路設(shè)計(jì)的大部分工作是在 EDA軟件工作平臺(tái)上進(jìn)行的， EDA設(shè)計(jì)流程如圖 。這種方式大多用在對(duì)系統(tǒng)及各部分電路很熟悉的情況，或在系統(tǒng)對(duì)時(shí)間特性要求較高的場(chǎng)合。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)