【正文】 在功能強(qiáng)大的 EDA工具 (包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)級(jí)綜 合、系統(tǒng)仿真與測(cè)試驗(yàn)證、系統(tǒng)劃分與指標(biāo)分配、系統(tǒng)決策與文件生成等一整套設(shè)計(jì)工具 ) 軟件平臺(tái)上，以系統(tǒng)級(jí)設(shè)計(jì)為核心，使用硬件描述語(yǔ)言進(jìn)行系統(tǒng)設(shè)計(jì)，自動(dòng)進(jìn)行邏輯編譯、 仿真、優(yōu)化、綜合、布線、測(cè)試等工作，完成系統(tǒng)設(shè)計(jì)功能的硬件實(shí)現(xiàn)。使得設(shè)計(jì)者從繁雜 的工作中解放出來(lái)，把精力集中在系統(tǒng)方案的設(shè)計(jì)上，是一種高效率的現(xiàn)代設(shè)計(jì)方法。 20世紀(jì) 90年代以來(lái)，微電子工藝有了驚人的發(fā)展， 2023年工藝水平已經(jīng)達(dá)到了 60nm， 2023年Altera公司的 FPGA工藝水平已經(jīng)達(dá)到了 40nm。在一個(gè)芯片上已經(jīng)可以集成上百萬(wàn)只乃至數(shù)十億只晶體管，芯片速度達(dá)到了 ／ s量級(jí)。大容量的可編程邏輯器件陸續(xù)面世，對(duì)電子設(shè)計(jì)的工具提出了更高的要求，提供了廣闊的發(fā)展空間，促進(jìn)了 EDA技術(shù)的形成。特別重要的是，世界各 EDA公司致力推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語(yǔ)言的 EDA工具軟件，有效地將 EDA技術(shù)推向成熟。 今天， EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒有 EDA工具的支持，都將是難以完成的。EDA工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)師的重要武器，正在發(fā)揮著越來(lái)越重要的作用。 EDA設(shè)計(jì)流程 利用 EDA技術(shù)進(jìn)行電路設(shè)計(jì)的大部分工作是在 EDA軟件工作平臺(tái)上進(jìn)行的， EDA設(shè)計(jì)流程如圖 。 EDA設(shè)計(jì)流程 包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程 4個(gè)步驟 ，以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試 3個(gè)設(shè)計(jì)驗(yàn)證過(guò)程。 圖 EDA設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備是設(shè)計(jì)者在進(jìn)行設(shè)計(jì)之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等。 圖 EDA設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 設(shè)計(jì)輸入 設(shè)計(jì)輸入是將設(shè)計(jì)的電路或系統(tǒng)按照 EDA開發(fā)軟件要求的某種形式表示出來(lái)，并送入計(jì)算機(jī)的過(guò)程。設(shè)計(jì)輸入有多種方式，包括采用硬件描述語(yǔ)言（如 VHDL （ Very High Speed Integrated Circuit Hardware Description Language）和 Verilog HDL）進(jìn)行設(shè)計(jì)的文本輸入方式、圖形輸入方式和波形輸入方式，或者采用文本、圖形兩者混合的設(shè)計(jì)輸入方式。也可以采用自頂向下（ TopDown）的層次結(jié)構(gòu)設(shè)計(jì)方法，將多個(gè)輸入文件合并成一個(gè)設(shè)計(jì)文件等。 1. 圖形輸入方式 圖形輸入也稱為原理圖輸入，這是一種最直接的設(shè)計(jì)輸入方式。它使用軟件系統(tǒng)提供的元器件庫(kù)及各種符號(hào)和連線畫出設(shè)計(jì)電路的原理圖，形成圖形輸入文件。這種方式大多用在對(duì)系統(tǒng)及各部分電路很熟悉的情況，或在系統(tǒng)對(duì)時(shí)間特性要求較高的場(chǎng)合。優(yōu)點(diǎn)是容易實(shí)現(xiàn)仿真，便于信號(hào)的觀察和電路的調(diào)整。 2. 文本輸入方式 文本輸入是采用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的方式。硬件描述語(yǔ)言有普通硬件描述語(yǔ)言和行為描述語(yǔ)言，它們用文本方式描述設(shè)計(jì)和輸入。普通硬件描述語(yǔ)言有 AHDL、 CUPL等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式。 行為描述語(yǔ)言是目前常用的高層硬件描述語(yǔ)言，有 VHDL、 Verilog HDL等，它們具有很強(qiáng)的邏輯描述和仿真功能，可實(shí)現(xiàn)與工藝無(wú)關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在系統(tǒng)設(shè)計(jì)、邏輯驗(yàn)證階段就確立方案的可行性，而且輸入效率高，在不同的設(shè)計(jì)輸入庫(kù)之間轉(zhuǎn)換也非常方便。運(yùn)用 VHDL或 Verilog HDL硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)已是當(dāng)前的趨勢(shì)。 3. 波形輸入方式 波形輸入主要用于建立和編輯波形設(shè)計(jì)文件及輸入仿真向量和功能測(cè)試向量。波形設(shè)計(jì)輸入適合用于時(shí)序邏輯和有重復(fù)性的邏輯函數(shù)，系統(tǒng)軟件可以根據(jù)用戶定義的輸入／輸出波形自動(dòng)生成邏輯關(guān)系。 波形編輯功能還允許設(shè)計(jì)者對(duì)波形進(jìn)行復(fù)制、剪切、粘貼、重復(fù)與伸展，從而可以用內(nèi)部節(jié)點(diǎn)、觸發(fā)器和狀態(tài)機(jī)建立設(shè)計(jì)文件，并將波形進(jìn)行組合，顯示各種進(jìn)制的狀態(tài)值。還可以通過(guò)將一組波形重疊到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。 圖 EDA設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 設(shè)計(jì)處理 設(shè)計(jì)處理 設(shè)計(jì)處理是 EDA設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理階段，編譯軟件對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)地進(jìn)行適配，最后產(chǎn)生編程用的編程文件。 設(shè)計(jì)處理主要包括設(shè)計(jì)編譯和檢查、設(shè)計(jì)優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件 等過(guò)程。 ? 1. 設(shè)計(jì)編譯和檢查 ? 設(shè)計(jì)輸入完成之后，立即進(jìn)行編譯。在編譯過(guò)程中， 首先進(jìn)行語(yǔ)法檢驗(yàn) ，如檢查原理圖的信號(hào)線有無(wú)漏接、信號(hào)有無(wú)雙重來(lái)源、文本輸入文件中關(guān)鍵詞有無(wú)錯(cuò)誤等各種語(yǔ)法錯(cuò)誤，并及時(shí)標(biāo)出錯(cuò)誤的類型及位置，供設(shè)計(jì)者修改。然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制并將編譯報(bào)告列出，指明違反規(guī)則和潛在不可靠電路的情況以供設(shè)計(jì)者糾正。 2. 設(shè)計(jì)優(yōu)化和綜合 設(shè)計(jì)優(yōu)化主要包括 面積優(yōu)化 和速度優(yōu)化 。面積優(yōu)化的結(jié)果使得設(shè)計(jì)所占用的邏輯資源（門數(shù)或邏輯元件數(shù)）最少：時(shí)間優(yōu)化的結(jié)果使得輸入信號(hào)經(jīng)歷最短的路徑到達(dá)輸出，即傳輸延遲時(shí)間最短。綜合的目的是將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化（即展平）。 3. 適配和分割 在適配和分割過(guò)程，確定優(yōu)化以后的邏輯能否與下載目標(biāo)器件 CPLD或 FPGA中的宏單元和 I／ O單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。 分割工作可以全部自動(dòng)實(shí)現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制。分割時(shí)應(yīng)使所需器件數(shù)目和用于器件之間通信的引腳數(shù)目盡可能少。 4. 布局和布線 布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過(guò)以后由軟件 自動(dòng)完成 的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的布線互連。布局和布線完成后，軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。 5. 生成編程數(shù)據(jù)文件 設(shè)計(jì)處理的最后 —步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì) CPLD ( Complex Programmable Logic Device，復(fù)雜可編程邏輯器件 )來(lái)說(shuō)，是產(chǎn)生 熔絲