【正文】 n Language）為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD／ FPGA或?qū)Ｓ眉呻娐?ASIC（ Application Specific Integrated Circuit）芯片中，實現(xiàn)既定的電子電路設(shè)計功能。 20世紀(jì) 70年代的 CAD階段 CAD（ Computer Aided Design，計算機輔助設(shè)計）是 EDA技術(shù)發(fā)展的早期階段，在這個階段，人們開始利用計算機取代手工勞動。隨著 微電子技術(shù)的發(fā)展，速度更快、容量更大、功能更強的 PLD的不斷推出，對數(shù)字電子系統(tǒng) 的設(shè)計提出了更高的要求。 20世紀(jì) 90年代以來，微電子工藝有了驚人的發(fā)展， 2023年工藝水平已經(jīng)達到了 60nm， 2023年Altera公司的 FPGA工藝水平已經(jīng)達到了 40nm。 今天， EDA技術(shù)已經(jīng)成為電子設(shè)計的重要工具，無論是設(shè)計芯片還是設(shè)計系統(tǒng)，如果沒有 EDA工具的支持，都將是難以完成的。 圖 EDA設(shè)計流程 設(shè)計準(zhǔn)備 設(shè)計準(zhǔn)備 設(shè)計準(zhǔn)備是設(shè)計者在進行設(shè)計之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如進行方案論證、系統(tǒng)設(shè)計和器件選擇等。 1. 圖形輸入方式 圖形輸入也稱為原理圖輸入，這是一種最直接的設(shè)計輸入方式。 2. 文本輸入方式 文本輸入是采用硬件描述語言進行電路設(shè)計的方式。運用 VHDL或 Verilog HDL硬件描述語言進行設(shè)計已是當(dāng)前的趨勢。還可以通過將一組波形重疊到另一組波形上，對兩組仿真結(jié)果進行比較。 ? 1. 設(shè)計編譯和檢查 ? 設(shè)計輸入完成之后，立即進行編譯。面積優(yōu)化的結(jié)果使得設(shè)計所占用的邏輯資源（門數(shù)或邏輯元件數(shù)）最少：時間優(yōu)化的結(jié)果使得輸入信號經(jīng)歷最短的路徑到達輸出，即傳輸延遲時間最短。 分割工作可以全部自動實現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制。 5. 生成編程數(shù)據(jù)文件 設(shè)計處理的最后 —步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。此時的仿真 沒有延時信息 或者只有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時，這對于初步的功能檢測非常方便。由于不同器件的內(nèi)部延時不一樣，不同的布局、布線方案也會給延時造成不同的影響，因此在設(shè)計處理以后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關(guān)系，估計設(shè)汁的性能及檢查和消除競爭冒險等，是非常有必要的。普通的 CPLD器件和一次性編程的 FPGA需要專用的編程器完成器件的編程工作。 設(shè)計驗證可以在 EDA硬件開發(fā)平臺上進行。 VHDL VHDL是超高速集成電路硬件描述語言（ Very High Speed Integrated Circuit Hardware Description Language）的縮寫，在美國國防部的支持下于 1985年正式推出，是目前標(biāo)準(zhǔn)化程度最高的硬件描述語言。 專家認(rèn)為，在 21世紀(jì)， VHDL與Verilog HDL語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù) 。 （ 2） VHDL有良好的可讀性 。作為一種已被 IEEE承認(rèn)的工業(yè)標(biāo)準(zhǔn)， VHDL事實上已成為通用的硬件描述語言，可以在各種不同的設(shè)計環(huán)境和系統(tǒng)平臺中使用。 （ 5） VHDL支持對大規(guī)模設(shè)計的分解和已有設(shè)計的再利用 。用VHDL設(shè)計的專用集成電路（ ASIC），在設(shè)計文件下載到集成電路時可以采用一定的保密措施，使其不易被破譯和竊取。 采用 Verilog HDL進行電路設(shè)計的最大優(yōu)點是其與工藝無關(guān)性，這使得設(shè)計者在進行電路設(shè)計時可以不必過多考慮工藝實現(xiàn)的具體細節(jié)，只需要根據(jù)系統(tǒng)設(shè)計的要求施加不同的約束條件，即可設(shè)計出實際電路。另外， Verilog HDL是在 C語言的基礎(chǔ)上演化而來的，因此只要具有 C語言的編程基礎(chǔ)，設(shè)計者就很容易學(xué)會并掌握這種語言。用戶可以通過 MAX+PLUSII的軟件開發(fā)系統(tǒng)對 AHDL源程序進行編輯，并通過對源文件的編譯建立仿真、時域分析和器件編程的輸出文件?？删幊踢壿嬈骷某霈F(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法，其設(shè)計方法為采用 EDA技術(shù)開創(chuàng)了廣闊的發(fā)展空間，并極大地提高了電路設(shè)計的效率。 設(shè)計中，設(shè)計者沒有靈活性可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大 。這種新的設(shè)計方法能夠由設(shè)計者根據(jù)實際情況和要求定義器件的內(nèi)部邏輯關(guān)系和引腳，通過芯片設(shè)計實現(xiàn)多種數(shù)字系統(tǒng)功能。 EDA工具大致可以分為設(shè)計輸入編輯器、仿真器、 HDL綜合器、適配器（或布局布線器）及下載器 5個模塊 。層次化設(shè)計是分層次、分模塊地進行設(shè)計描述的。圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入 3種常用的方式。 HDL文本輸入方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致，就是在設(shè)計輸入編輯器的支持下，使用某種硬件描述語言（ HDL）對設(shè)計電路進行描述，形成 HDL源程序。在 EDA發(fā)展的初期，快速地進行電路邏輯仿真是當(dāng)時的核心問題。 編譯型仿真器速度較快，但需要預(yù)處理，因此不能及時修改：解釋型仿真器的速度一般，但可以隨時修改仿真環(huán)境和條件 。 HDL綜合器是一種將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件 ，在使用 EDA技術(shù)實施電路設(shè)計中， HDL綜合器完成電路化簡、算法優(yōu)化、硬件結(jié)構(gòu)細化等操作。 HDL綜合器的調(diào)用具有前臺模式和后臺模式兩種。 適配器最后輸出的是各廠商自己定義的下載文件，下載到目標(biāo)器件后即可實現(xiàn)電路設(shè)計。 HDL綜合器在把可綜合的 HDL（ VHDL或 Verilog HDL）轉(zhuǎn)化為硬件電路時，一般要經(jīng)過兩個步驟：第 1步， HDL綜合器對 VHDL或 Verilog HDL進行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊，這時不考慮實際器件實現(xiàn)，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程：第 2步，對實際實現(xiàn)目標(biāo)器件的結(jié)構(gòu)進行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑，等等。用前臺模式調(diào)用時，可以從計算機的顯示器上看到調(diào)用窗口界面：用后臺模式（也稱為控制模式）調(diào)用時，不出現(xiàn)圖形窗口界面，僅在后臺運行。 下載器（編程器） ? 下載器的任務(wù)是把電路設(shè)計結(jié)果下載到實際器件中，實現(xiàn)硬件設(shè)計。 EDA技術(shù)極大地提高了電子電路設(shè)計效率，縮短了設(shè)計周期，節(jié)省了設(shè)計成本。 EDA工具軟件主要包括設(shè)計輸入編輯器、仿真器、 HDL綜合器、適配器（或布局布線器）及下載器 5個模塊。 EDA技術(shù)的核心內(nèi)容是什么 ? ? 簡述用 EDA技術(shù)設(shè)計電路的設(shè)計流