【正文】 n Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件 CPLD／ FPGA或?qū)Ｓ眉呻娐?ASIC（ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 20世紀(jì) 70年代的 CAD階段 CAD（ Computer Aided Design，計(jì)算機(jī)輔助設(shè)計(jì)）是 EDA技術(shù)發(fā)展的早期階段，在這個(gè)階段，人們開(kāi)始利用計(jì)算機(jī)取代手工勞動(dòng)。隨著 微電子技術(shù)的發(fā)展，速度更快、容量更大、功能更強(qiáng)的 PLD的不斷推出，對(duì)數(shù)字電子系統(tǒng) 的設(shè)計(jì)提出了更高的要求。 20世紀(jì) 90年代以來(lái)，微電子工藝有了驚人的發(fā)展， 2023年工藝水平已經(jīng)達(dá)到了 60nm， 2023年Altera公司的 FPGA工藝水平已經(jīng)達(dá)到了 40nm。 今天， EDA技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有 EDA工具的支持，都將是難以完成的。 圖 EDA設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)準(zhǔn)備是設(shè)計(jì)者在進(jìn)行設(shè)計(jì)之前，依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的功能及復(fù)雜程度，器件資源的利用、成本等所要做的準(zhǔn)備工作，如進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等。 1. 圖形輸入方式 圖形輸入也稱為原理圖輸入，這是一種最直接的設(shè)計(jì)輸入方式。 2. 文本輸入方式 文本輸入是采用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的方式。運(yùn)用 VHDL或 Verilog HDL硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)已是當(dāng)前的趨勢(shì)。還可以通過(guò)將一組波形重疊到另一組波形上，對(duì)兩組仿真結(jié)果進(jìn)行比較。 ? 1. 設(shè)計(jì)編譯和檢查 ? 設(shè)計(jì)輸入完成之后，立即進(jìn)行編譯。面積優(yōu)化的結(jié)果使得設(shè)計(jì)所占用的邏輯資源（門(mén)數(shù)或邏輯元件數(shù)）最少：時(shí)間優(yōu)化的結(jié)果使得輸入信號(hào)經(jīng)歷最短的路徑到達(dá)輸出，即傳輸延遲時(shí)間最短。 分割工作可以全部自動(dòng)實(shí)現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制。 5. 生成編程數(shù)據(jù)文件 設(shè)計(jì)處理的最后 —步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。此時(shí)的仿真 沒(méi)有延時(shí)信息 或者只有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時(shí)，這對(duì)于初步的功能檢測(cè)非常方便。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線方案也會(huì)給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)汁的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等，是非常有必要的。普通的 CPLD器件和一次性編程的 FPGA需要專用的編程器完成器件的編程工作。 設(shè)計(jì)驗(yàn)證可以在 EDA硬件開(kāi)發(fā)平臺(tái)上進(jìn)行。 VHDL VHDL是超高速集成電路硬件描述語(yǔ)言（ Very High Speed Integrated Circuit Hardware Description Language）的縮寫(xiě)，在美國(guó)國(guó)防部的支持下于 1985年正式推出，是目前標(biāo)準(zhǔn)化程度最高的硬件描述語(yǔ)言。 專家認(rèn)為，在 21世紀(jì)， VHDL與Verilog HDL語(yǔ)言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù) 。 （ 2） VHDL有良好的可讀性 。作為一種已被 IEEE承認(rèn)的工業(yè)標(biāo)準(zhǔn)， VHDL事實(shí)上已成為通用的硬件描述語(yǔ)言，可以在各種不同的設(shè)計(jì)環(huán)境和系統(tǒng)平臺(tái)中使用。 （ 5） VHDL支持對(duì)大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用 。用VHDL設(shè)計(jì)的專用集成電路（ ASIC），在設(shè)計(jì)文件下載到集成電路時(shí)可以采用一定的保密措施，使其不易被破譯和竊取。 采用 Verilog HDL進(jìn)行電路設(shè)計(jì)的最大優(yōu)點(diǎn)是其與工藝無(wú)關(guān)性，這使得設(shè)計(jì)者在進(jìn)行電路設(shè)計(jì)時(shí)可以不必過(guò)多考慮工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需要根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路。另外， Verilog HDL是在 C語(yǔ)言的基礎(chǔ)上演化而來(lái)的，因此只要具有 C語(yǔ)言的編程基礎(chǔ)，設(shè)計(jì)者就很容易學(xué)會(huì)并掌握這種語(yǔ)言。用戶可以通過(guò) MAX+PLUSII的軟件開(kāi)發(fā)系統(tǒng)對(duì) AHDL源程序進(jìn)行編輯，并通過(guò)對(duì)源文件的編譯建立仿真、時(shí)域分析和器件編程的輸出文件?？删幊踢壿嬈骷某霈F(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法，其設(shè)計(jì)方法為采用 EDA技術(shù)開(kāi)創(chuàng)了廣闊的發(fā)展空間，并極大地提高了電路設(shè)計(jì)的效率。 設(shè)計(jì)中，設(shè)計(jì)者沒(méi)有靈活性可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大 。這種新的設(shè)計(jì)方法能夠由設(shè)計(jì)者根據(jù)實(shí)際情況和要求定義器件的內(nèi)部邏輯關(guān)系和引腳，通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)多種數(shù)字系統(tǒng)功能。 EDA工具大致可以分為設(shè)計(jì)輸入編輯器、仿真器、 HDL綜合器、適配器（或布局布線器）及下載器 5個(gè)模塊 。層次化設(shè)計(jì)是分層次、分模塊地進(jìn)行設(shè)計(jì)描述的。圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入 3種常用的方式。 HDL文本輸入方式與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言編輯輸入基本一致，就是在設(shè)計(jì)輸入編輯器的支持下，使用某種硬件描述語(yǔ)言（ HDL）對(duì)設(shè)計(jì)電路進(jìn)行描述，形成 HDL源程序。在 EDA發(fā)展的初期，快速地進(jìn)行電路邏輯仿真是當(dāng)時(shí)的核心問(wèn)題。 編譯型仿真器速度較快，但需要預(yù)處理，因此不能及時(shí)修改：解釋型仿真器的速度一般，但可以隨時(shí)修改仿真環(huán)境和條件 。 HDL綜合器是一種將硬件描述語(yǔ)言轉(zhuǎn)化為硬件電路的重要工具軟件 ，在使用 EDA技術(shù)實(shí)施電路設(shè)計(jì)中， HDL綜合器完成電路化簡(jiǎn)、算法優(yōu)化、硬件結(jié)構(gòu)細(xì)化等操作。 HDL綜合器的調(diào)用具有前臺(tái)模式和后臺(tái)模式兩種。 適配器最后輸出的是各廠商自己定義的下載文件，下載到目標(biāo)器件后即可實(shí)現(xiàn)電路設(shè)計(jì)。 HDL綜合器在把可綜合的 HDL（ VHDL或 Verilog HDL）轉(zhuǎn)化為硬件電路時(shí)，一般要經(jīng)過(guò)兩個(gè)步驟：第 1步， HDL綜合器對(duì) VHDL或 Verilog HDL進(jìn)行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊，這時(shí)不考慮實(shí)際器件實(shí)現(xiàn)，即完全與硬件無(wú)關(guān)，這個(gè)過(guò)程是一個(gè)通用電路原理圖形成的過(guò)程：第 2步，對(duì)實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑，等等。用前臺(tái)模式調(diào)用時(shí)，可以從計(jì)算機(jī)的顯示器上看到調(diào)用窗口界面：用后臺(tái)模式（也稱為控制模式）調(diào)用時(shí)，不出現(xiàn)圖形窗口界面，僅在后臺(tái)運(yùn)行。 下載器（編程器） ? 下載器的任務(wù)是把電路設(shè)計(jì)結(jié)果下載到實(shí)際器件中，實(shí)現(xiàn)硬件設(shè)計(jì)。 EDA技術(shù)極大地提高了電子電路設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。 EDA工具軟件主要包括設(shè)計(jì)輸入編輯器、仿真器、 HDL綜合器、適配器（或布局布線器）及下載器 5個(gè)模塊。 EDA技術(shù)的核心內(nèi)容是什么 ? ? 簡(jiǎn)述用 EDA技術(shù)設(shè)計(jì)電路的設(shè)計(jì)流