【正文】 EDA工具軟件主要包括設(shè)計(jì)輸入編輯器、仿真器、 HDL綜合器、適配器（或布局布線器）及下載器 5個(gè)模塊。 HDL綜合器在把可綜合的 HDL（ VHDL或 Verilog HDL）轉(zhuǎn)化為硬件電路時(shí)，一般要經(jīng)過(guò)兩個(gè)步驟：第 1步， HDL綜合器對(duì) VHDL或 Verilog HDL進(jìn)行處理分析，并將其轉(zhuǎn)換成電路結(jié)構(gòu)或模塊，這時(shí)不考慮實(shí)際器件實(shí)現(xiàn)，即完全與硬件無(wú)關(guān)，這個(gè)過(guò)程是一個(gè)通用電路原理圖形成的過(guò)程：第 2步，對(duì)實(shí)際實(shí)現(xiàn)目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑，等等。 編譯型仿真器速度較快，但需要預(yù)處理，因此不能及時(shí)修改：解釋型仿真器的速度一般，但可以隨時(shí)修改仿真環(huán)境和條件 。層次化設(shè)計(jì)是分層次、分模塊地進(jìn)行設(shè)計(jì)描述的。可編程邏輯器件的出現(xiàn)，改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法，其設(shè)計(jì)方法為采用 EDA技術(shù)開(kāi)創(chuàng)了廣闊的發(fā)展空間，并極大地提高了電路設(shè)計(jì)的效率。用VHDL設(shè)計(jì)的專用集成電路（ ASIC），在設(shè)計(jì)文件下載到集成電路時(shí)可以采用一定的保密措施，使其不易被破譯和竊取。 專家認(rèn)為，在 21世紀(jì)， VHDL與Verilog HDL語(yǔ)言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù) 。由于不同器件的內(nèi)部延時(shí)不一樣，不同的布局、布線方案也會(huì)給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)汁的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等，是非常有必要的。面積優(yōu)化的結(jié)果使得設(shè)計(jì)所占用的邏輯資源（門數(shù)或邏輯元件數(shù)）最少：時(shí)間優(yōu)化的結(jié)果使得輸入信號(hào)經(jīng)歷最短的路徑到達(dá)輸出，即傳輸延遲時(shí)間最短。 2. 文本輸入方式 文本輸入是采用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的方式。 20世紀(jì) 90年代以來(lái)，微電子工藝有了驚人的發(fā)展， 2023年工藝水平已經(jīng)達(dá)到了 60nm， 2023年Altera公司的 FPGA工藝水平已經(jīng)達(dá)到了 40nm。 Altera pioneered SOPC by putting the “P” in “SOC”. P=Programmability=Flexibility. Nios Ⅱ , Altera’s popular soft core RISC CPU, is at the heart of SOPC design. Altera’s DSP Builder can design the high speed subsystem for Nios. Its characteristic is module feature design. Altera將 “ P” 植入于 “ SOC”之中而首創(chuàng)了 SOPC，這里 P=可編程性 =靈活性。 In the future, very few electronic equipment can exist without programmable logic. Programmability is the future of electronic system design. Fixed function SOC’s (SystemonaChips) will bee less and less practical. The high development cost, long development time and lack of flexibility often render SOC’s to be obsolete soon after they e out of initial production. 在將來(lái)，幾乎沒(méi)有電子設(shè)備不用可編程邏輯而還能夠存在。出現(xiàn)了以利用硬件描述語(yǔ)言、系統(tǒng)仿真和綜合技術(shù)為特征的 第三代 EDA技術(shù)。它使用軟件系統(tǒng)提供的元器件庫(kù)及各種符號(hào)和連線畫(huà)出設(shè)計(jì)電路的原理圖，形成圖形輸入文件。在編譯過(guò)程中， 首先進(jìn)行語(yǔ)法檢驗(yàn) ，如檢查原理圖的信號(hào)線有無(wú)漏接、信號(hào)有無(wú)雙重來(lái)源、文本輸入文件中關(guān)鍵詞有無(wú)錯(cuò)誤等各種語(yǔ)法錯(cuò)誤，并及時(shí)標(biāo)出錯(cuò)誤的類型及位置，供設(shè)計(jì)者修改。仿真前，要先利用波形編輯器或硬件描述語(yǔ)言等建立波形文件或測(cè)試向量（即將所關(guān)心的輸入信號(hào)組合成序列），仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。 IEEE（ The Institute Of Electrical and Electronics Engineers）于 1987年將 VHDL采納為 IEEEl076標(biāo)準(zhǔn)（ VHDL l987版本），并于 1993年升級(jí)為VHDL l993版本。 VHDL可以描述復(fù)雜的電路系統(tǒng)，支持對(duì)大規(guī)模設(shè)計(jì)的分解，由多人、多項(xiàng)目組來(lái)共同承擔(dān)和完成。 AHDL的語(yǔ)句和元素種類齊全、功能強(qiáng)大，而且易于應(yīng)用。 硬件描述語(yǔ)言（ HDL）給 PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用且稱為 “ 自頂向下 ” （ TopDown）的設(shè)計(jì)法。即使在現(xiàn)在，各個(gè)環(huán)節(jié)的仿真仍然是整個(gè) EDA設(shè)計(jì)流程中最重要、最耗時(shí)的一個(gè)步驟。 下載器（編程器） 下載器的任務(wù)是把電路設(shè)計(jì)結(jié)果下載到實(shí)際器件中，實(shí)現(xiàn)硬件設(shè)計(jì)。 ? EDA技術(shù)包括硬件描述語(yǔ)言（ HDL）、 EDA工具軟件、可編程邏輯器件（ PLD）等方面的內(nèi)容。 思考題和習(xí)題 ? 簡(jiǎn)述 EDA技術(shù)的發(fā)展歷程。 HDL綜合器的調(diào)用具有前臺(tái)模式和后臺(tái)模式兩種。 HDL綜合器 硬件描述語(yǔ)言誕生的初衷是用于設(shè)計(jì)邏輯電路的建模和仿真，但直到 Synopsys公司推出了 HDL綜合器后，才使 HDL直接用于電路設(shè)計(jì)。 一般的設(shè)計(jì)輸入編輯器都支持圖形輸入和 HDL文本輸入。用戶只能根據(jù)需要選擇合適的集成電路器件，按照此種器件推薦的電路搭成系統(tǒng)并調(diào)試成功。Verilog HDL適合算法級(jí)（ Algorithm）、寄存器傳輸級(jí)（ RTL）、邏輯級(jí)（ Logic）、門級(jí)（ Gate）和版圖級(jí)（ Layout）等各個(gè)層次的電路設(shè)計(jì)和描述。 VHDL支持門級(jí)電路 的描述，也支持以寄存器、存儲(chǔ)器、總線及運(yùn)算單元等構(gòu)成的 寄存器傳輸級(jí) 電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對(duì)象的 系統(tǒng)級(jí)電路 的描述。 器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分割成多塊并裝入同一系列的多片器件中去。 行為描述語(yǔ)言是目前常用的高層硬件描述語(yǔ)言，有 VHDL、 Verilog HDL等，它們具有很強(qiáng)的邏輯描述和仿真功能，可實(shí)現(xiàn)與工藝無(wú)關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在系