【正文】 軟件可以根據(jù)用戶(hù)定義的輸入／輸出波形自動(dòng)生成邏輯關(guān)系。然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制并將編譯報(bào)告列出，指明違反規(guī)則和潛在不可靠電路的情況以供設(shè)計(jì)者糾正。 4. 布局和布線(xiàn) 布局和布線(xiàn)工作是在設(shè)計(jì)檢驗(yàn)通過(guò)以后由軟件 自動(dòng)完成 的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的布線(xiàn)互連。若發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改邏輯設(shè)計(jì)。在系統(tǒng)可編程器件（ 1SPPLD）則不需要專(zhuān)門(mén)的編程器，只要一根與計(jì)算機(jī)互連的下載編程電纜就可以了。 VHDL經(jīng)過(guò) 20多年的發(fā)展、應(yīng)用和完善，以其強(qiáng)大的系統(tǒng)描述能力、規(guī)范的程序設(shè)計(jì)結(jié)構(gòu)、靈活的語(yǔ)言表達(dá)風(fēng)格和多層次的仿真測(cè)試于段，在電子設(shè)計(jì)領(lǐng)域受到了普遍的認(rèn)同和廣泛的接受，成為現(xiàn)代 EDA領(lǐng)域的首選硬件描述語(yǔ)言。用 VHDL書(shū)寫(xiě)的源文件，既是程序又是文檔，既可作為工程技術(shù)人員之間交換信息的文件，又可作為合同簽約者之間的文件。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格，為設(shè)計(jì)的再利用提供了有力的支持。 Verilog HDL和 VHDL都是用于電路設(shè)計(jì)的硬件描述語(yǔ)言，并且都已成為 IEEE標(biāo)準(zhǔn)。用戶(hù)可以使用 AHDL建立完整層次的工程設(shè)汁項(xiàng)目，或者在一個(gè)層次的設(shè)計(jì)中混合其他類(lèi)型的設(shè)計(jì)文件，如VHDL設(shè)計(jì)文件或 Verilog HDL設(shè)計(jì)文件。 采用 PLD進(jìn)行的數(shù)字系統(tǒng)設(shè)計(jì)，是基于芯片的設(shè)計(jì)或稱(chēng)為 “ 自底向上 ” （ BottomUp）的設(shè)計(jì) ，與傳統(tǒng)的積木式設(shè)計(jì)有本質(zhì)上的不同。 自頂向下的設(shè)計(jì) 采用功能分割的方法，從頂層設(shè)計(jì)開(kāi)始，逐次向下將設(shè)計(jì)內(nèi)容進(jìn)行分塊和細(xì)化。 圖形輸入方式與 PROTEL作圖相似，設(shè)計(jì)過(guò)程形象直觀，而且不需要掌握硬件描述語(yǔ)言，便于初學(xué)或教學(xué)演示。因此，仿真器的仿真速度、仿真的準(zhǔn)確性和易用性成為衡量仿真器的重要指標(biāo)。 HDL綜合器的輸出文件一般是網(wǎng)表文件，是一種用于電路設(shè)汁數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)化格式的文件，或是直接用 HDL表達(dá)的標(biāo)準(zhǔn)格式的網(wǎng)表文件，或是對(duì)應(yīng) FPGA／ CPLD器件廠商的網(wǎng)表文件。下載軟件一般由可編程邏輯器件廠商提供，或嵌入到 EDA開(kāi)發(fā)平臺(tái)中。適配通常都由可編程器件廠商提供的專(zhuān)用軟件來(lái)完成，這些軟件可以單獨(dú)存在，也可嵌入在集成 EDA開(kāi)發(fā)環(huán)境中。目前國(guó)際上流行的硬件描述語(yǔ)言主要有 VHDL、Verilog一步 HDL和 AHDL。 ? 簡(jiǎn)述 “ 自頂向下 ” 的設(shè)計(jì)流程。 EDA工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)者的重要武器，正在發(fā)揮著越來(lái)越重要的作用。 本章小結(jié) ? 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA技術(shù)。 ? HDL綜合器是 EDA設(shè)計(jì)流程中的一個(gè)獨(dú)立的設(shè)計(jì)步驟，它往往被其他 EDA環(huán)節(jié)調(diào)用，以便完成整個(gè)設(shè)計(jì)流程。 適配器（布局布線(xiàn)器） 適配也稱(chēng)為結(jié)構(gòu)綜合， 適配器的任務(wù)是完成在目標(biāo)系統(tǒng)器件上的布局布線(xiàn) 。常用的仿真器有 Model Technology公司的 ModelSim、 Cadence公司的VerilogXL和 NCSim、 Aldec公司的 ActiveHDL、Synopsys公司的 VCS等。 當(dāng)然，在用 EDA技術(shù)設(shè)計(jì)電路時(shí)，也可以利用圖形輸入與 HDL文本輸入方式各自的優(yōu)勢(shì)，將它們結(jié)合起來(lái)，實(shí)現(xiàn)一個(gè)復(fù)雜的電路系統(tǒng)的設(shè)計(jì)。 設(shè)計(jì)輸入編輯器 通常，專(zhuān)業(yè)的 EDA工具供應(yīng)商或各可編程邏輯器件廠商都提供 EDA開(kāi)發(fā)工具，在這些 EDA開(kāi)發(fā)工具中都含有設(shè)計(jì)輸入編輯器，如 Xilinx公司的 Foundation、 Altera公司的 Quartus II和 MAX+PLUSII等。 常用 EDA工具 EDA工具在 EDA技術(shù)中占據(jù)極其重要的位置， EDA的核心是利用計(jì)算機(jī)完成電路設(shè)汁的全程自動(dòng)化，因此，基于計(jì)算機(jī)環(huán)境的EDA工具軟件的支持是必不可少的。數(shù)字系統(tǒng)的 “ 積木塊 ” 就是具有固定功能的標(biāo)準(zhǔn)集成電路器件，如 TTL的 74／ 54系列、 CMOS的 4000／ 4500系列芯片和一些固定功能的大規(guī)模集成電路等。 ? AHDL是一種模塊化的硬件描述語(yǔ)言，它完全集成于 Altera公司的 MAX+PLUSII和 Quartus II的軟件開(kāi)發(fā)系統(tǒng)中。 Verilog HDL可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。用 VHDL描述的硬件電路 與工藝無(wú)關(guān) ，不會(huì)因工藝變化而使描述過(guò)時(shí)。 概括起來(lái)， VHDL有以下幾個(gè)特點(diǎn) ： （ 1） VHDL具有強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)。將設(shè)計(jì)電路編程下載到 FPGA或 CPLD中后，根據(jù)EDA硬件開(kāi)發(fā)平臺(tái)的操作模式要求，進(jìn)行相應(yīng)的輸入操作，然后檢查輸出結(jié)果，驗(yàn)證設(shè)計(jì)電路。對(duì)CPLD器件來(lái)說(shuō)，是將 JED文件下載（ Down Load）到CPLD器件中去：對(duì) FPGA來(lái)說(shuō)，是將位流數(shù)據(jù) BG文件配置到 FPGA中去。 圖 EDA設(shè)計(jì)流程 設(shè)計(jì)準(zhǔn)備 設(shè)計(jì)輸入 設(shè)計(jì)處理 設(shè)計(jì)校驗(yàn) （前仿真） 設(shè)計(jì)校驗(yàn) 后仿真或延時(shí)仿真 設(shè)計(jì)校驗(yàn) 設(shè)計(jì)校驗(yàn)過(guò)程包括 功能仿真 和 時(shí)序仿真 ，這兩項(xiàng)工作是在設(shè)計(jì)處理過(guò)程中同時(shí)進(jìn)行的。 3. 適配和分割 在適配和分割過(guò)程，確定優(yōu)化以后的邏輯能否與下載目標(biāo)器件 CPLD或 FPGA中的宏單元和 I／ O單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到器件相應(yīng)的宏單元中。在設(shè)計(jì)處理階段，編譯軟件對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)地進(jìn)行適配，最后產(chǎn)生編程用的編程文件。普通硬件描述語(yǔ)言有 AHDL、 CUPL等，它們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式。設(shè)計(jì)輸入有多種方式，包括采用硬件描述語(yǔ)言（如 VHDL （ Very High Speed Integrated Circuit Hardware Description Language）和 Verilog HDL）進(jìn)行設(shè)計(jì)的文本輸入方式、圖形輸入方式和波形輸入方式，或者采用文本、圖形兩者混合的設(shè)計(jì)輸入方式。大容量的可編程邏輯器件陸續(xù)面世，對(duì)電子設(shè)計(jì)的工具提出了更高的要求，提供了廣闊的發(fā)展空間，促進(jìn)了 EDA技術(shù)的形成。 20世紀(jì) 80年代的 CAE階段 CAE（ Computer Aided Engineering,計(jì)算機(jī)輔助工程）是在 CAD的工具逐步完善的基礎(chǔ)上發(fā)展起來(lái)的，尤其是人們?cè)谠O(shè)計(jì)方法學(xué)、設(shè)計(jì)工具集成化方面取得了長(zhǎng)足的進(jìn)步，可以利用計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，并建立各種設(shè)計(jì)單元庫(kù)，開(kāi)始用計(jì)算機(jī)將許多單點(diǎn)工具集成