eda試卷及答案很好的eda技術(shù)復(fù)習(xí)資料-wenkub
2022-11-06 11:35:59 本頁(yè)面
【正文】 __不屬于面積優(yōu)化。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱(chēng)為綜合約束。A. 功能仿真 B. 時(shí)序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為_(kāi)_________。A. 軟IP B. 固IPC. 硬IP D. 全對(duì)4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，_________是錯(cuò)誤的。D. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。A. 流水線設(shè)計(jì) B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進(jìn)程中的信號(hào)賦值語(yǔ)句，其信號(hào)更新是_________。LIBRARY IEEE。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。039。 END IF。LIBRARY IEEE。 Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) 。 ______ ______。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 THEN 13 TMP = A。 20 WHEN 0001 = LED7S = 0000110。 24 WHEN 0101 = LED7S = 1101101。 28 WHEN 1001 = LED7S = 1101111。 321. 在程序中存在兩處錯(cuò)誤，試指出，并說(shuō)明理由：2. 修改相應(yīng)行的程序：錯(cuò)誤1 行號(hào)： 程序改為：錯(cuò)誤2 行號(hào)： 程序改為：四、閱讀下列VHDL程序，畫(huà)出原理圖（RTL級(jí)）LIBRARY IEEE。 c : OUT STD_LOGIC。 d = (a OR b)AND(a NAND b)。Adram是一個(gè)LPM_RAM_DP單元，在wren為’1’時(shí)允許寫(xiě)入數(shù)據(jù)。 讀地址 wren : IN STD_LOGIC := 39。 試用例化語(yǔ)句，對(duì)整個(gè)FPGA采集控制模塊進(jìn)行VHDL描述 EDA試卷答案一、單項(xiàng)選擇題2. 基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→__A__→綜合→適配→____B____→編程下載→硬件測(cè)試。B. 綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。P42A. 可編程乘積項(xiàng)邏輯 B. 查找表（LUT）C. 輸入緩沖 D. 輸出緩沖6. VHDL語(yǔ)言是一種結(jié)構(gòu)化設(shè)計(jì)語(yǔ)言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_____B___。P147A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中__A__占用觸發(fā)器較多，但其簡(jiǎn)單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。USE 。ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 THEN 邊沿檢測(cè) IF Q1 10 THEN Q1 = (OTHERS = 39。 加1 END IF。END bhv。ENTITY bmux IS PORT ( sel : IN STD_LOGIC。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問(wèn)題LIBRARY IEEE。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。EVENT AND CLK = 39。 15 END PROCESS。 22 WHEN 0011 = LED7S = 1001111。 26 WHEN 0111 = LED7S = 0000111。 30 END PROCESS。四、閱讀下列VHDL程序，畫(huà)出原理圖（RTL級(jí)）LIBRARY IEEE。 c : OUT STD_LOGIC。 d = (a OR b)AND(a NAND b)。USE 。END CNT1024。 THEN Q1 := (OTHERS = 39。139。 THEN Q1 := DATA。 END IF。 END PROCESS。ENTITY TRI_STATE IS PORT ( E, A : IN STD_LOGIC。ARCHITECTURE BEHAV OF TRI_STATE ISBEGIN PROCESS (E, A, Y) BEGIN IF E = 39。Z39。 END IF?？刂破鳎╟ontrol）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫(xiě)入操作。use 。architecture one of addr_t is signal tmp : std_logic_vector (9 downto 0)。 then if tclr = 39。)。 end process。use 。 cs, ce, a0, rc, k12_8, clkinc : o
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