【正文】 (6 DOWNTO 0)。圖51 8位數(shù)碼掃描顯示電路【例51】LIBRARY IEEE。如在某一時(shí)刻，k3為高電平，其余選通信號(hào)為低電平，這時(shí)僅k3對(duì)應(yīng)的數(shù)碼管顯示來(lái)自段信號(hào)端的數(shù)據(jù)，而其它7個(gè)數(shù)碼管呈現(xiàn)關(guān)閉狀態(tài)。4．思考題在例41中是否可以不定義信號(hào) CQI，而直接用輸出端口信號(hào)完成加法運(yùn)算，即：CQ = CQ + 1？為什么？5．實(shí)驗(yàn)報(bào)告將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試實(shí)驗(yàn)結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。將實(shí)驗(yàn)過(guò)程和實(shí)驗(yàn)結(jié)果寫(xiě)進(jìn)實(shí)驗(yàn)報(bào)告。3．實(shí)驗(yàn)內(nèi)容（1）在QuartusⅡ上對(duì)例41進(jìn)行編輯、編譯、綜合、適配、仿真。 END IF。 IF CQI = 9 THEN COUT = 39。)。139。 計(jì)數(shù)器異步復(fù)位 ELSIF CLK39。139。 COUT : OUT STD_LOGIC )。USE 。3．實(shí)驗(yàn)報(bào)告分析比較實(shí)驗(yàn)內(nèi)容1和2的仿真和實(shí)測(cè)結(jié)果，說(shuō)明這兩種電路的異同點(diǎn)。139。Q = Q1 。139。 END 。USE 。4．實(shí)驗(yàn)報(bào)告根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和實(shí)驗(yàn)過(guò)程；設(shè)計(jì)程序、程序分析報(bào)告、仿真波形圖及其分析報(bào)告。建議選GW48系統(tǒng)的實(shí)驗(yàn)電路模式6（參考附錄圖8），用數(shù)碼8顯示譯碼輸出(PIO46PIO40)，鍵鍵鍵6和鍵5四位控制輸入，硬件驗(yàn)證譯碼器的工作性能。 END CASE 。 WHEN 1101 = LED7S = 1011110 。 WHEN 1001 = LED7S = 1101111 。 WHEN 0101 = LED7S = 1101101 。 WHEN 0001 = LED7S = 0000110 。 ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。在QuartusII上對(duì)該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出所有信號(hào)的時(shí)序仿真波形。例21作為7段譯碼器，輸出信號(hào)LED7S的7位分別接如圖22數(shù)碼管的7個(gè)段，高位在左，低位在右。最后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)（通過(guò)選擇鍵鍵2，控制s0、s1，可使揚(yáng)聲器輸出不同音調(diào)）。圖11 mux21a功能時(shí)序波形 圖12 雙2選1多路選擇器 對(duì)上例分別進(jìn)行編譯、綜合、仿真,并對(duì)其仿真波形作出分析說(shuō)明。 ELSE y = b 。END ENTITY mux21a。 u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy)。（2）將此多路選擇器看成是一個(gè)元件mux21a，利用元件例化語(yǔ)句描述圖12，并將此文件放在同一目錄中?！禘DA技術(shù)》實(shí)驗(yàn)指導(dǎo)書(shū)信息處理技術(shù)教研室物理學(xué)及電子信息工程系69目 錄實(shí)驗(yàn)一 數(shù)據(jù)選擇器設(shè)計(jì) 1實(shí)驗(yàn)二 7段數(shù)碼顯示譯碼器設(shè)計(jì) 3實(shí)驗(yàn)三 觸發(fā)器的設(shè)計(jì) 6實(shí)驗(yàn)四 含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器設(shè)計(jì) 8實(shí)驗(yàn)五 8位數(shù)碼掃描顯示電路設(shè)計(jì) 10實(shí)驗(yàn)六 數(shù)控分頻器的設(shè)計(jì) 13實(shí)驗(yàn)七 正弦信號(hào)發(fā)生器的設(shè)計(jì) 16實(shí)驗(yàn)八 VHDL狀態(tài)機(jī)A/D采樣控制電路實(shí)現(xiàn) 20實(shí)驗(yàn)九 比較器和D/A器件實(shí)現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計(jì) 23實(shí)驗(yàn)十 樂(lè)曲硬件演奏電路設(shè)計(jì) 25實(shí)驗(yàn)十一 步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制設(shè)計(jì) 33實(shí)驗(yàn)十二 VGA彩條信號(hào)顯示控制器設(shè)計(jì) 36附錄：GW48 EDA/SOPC主系統(tǒng)使用說(shuō)明 38第一節(jié) GW48教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹 38第二節(jié) 實(shí)驗(yàn)電路結(jié)構(gòu)圖 45第三節(jié) 超高速A/D、D/A板GW_ADDA說(shuō)明 53第四節(jié) 步進(jìn)電機(jī)和直流電機(jī)使用說(shuō)明 55第五節(jié) SOPC適配板使用說(shuō)明 55第六節(jié) GWDVPB電子設(shè)計(jì)競(jìng)賽應(yīng)用板使用說(shuō)明 56第七節(jié) GW48CK/GK/EK/PK2 系統(tǒng)萬(wàn)能接插口與結(jié)構(gòu)圖信號(hào)/與芯片引腳對(duì)照表 61《EDA技術(shù)》實(shí)驗(yàn)指導(dǎo)書(shū)實(shí)驗(yàn)一 數(shù)據(jù)選擇器設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計(jì)流程全過(guò)程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。以下是部分參考程序： COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC。 END ARCHITECTURE BHV 。ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s) BEGINIF s = 39。END IF。（3）引腳鎖定以及硬件下載測(cè)試。3．實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。例如當(dāng)LED7S輸出為“1101101”時(shí)，數(shù)碼管的7個(gè)段：g、f、e、d、c、b、a分別接0、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)，仿真波形示例圖如圖21所示。 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) 。 WHEN 0010 = LED7S = 1011011 。 WHEN 0110 = LED7S = 1111101 。 WHEN 1010 = LED7S = 1110111 。 WHEN 1110 = LED7S = 1111001 。 END PROCESS 。（3）應(yīng)用元件例化語(yǔ)句，按圖23的方式連接成頂層設(shè)計(jì)電路（用VHDL表述），圖中的CNT4B是一個(gè)4位二進(jìn)制加法計(jì)數(shù)器，可以由例41修改獲得；模塊DECL7S為例21實(shí)體元件，重復(fù)以上實(shí)驗(yàn)過(guò)程。 圖22共陰數(shù)碼管及其電路 圖23 計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖實(shí)驗(yàn)三 觸發(fā)器的設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康氖煜uartusⅡ的VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和測(cè)試。 ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC 。 ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC 。 THEN Q1 = D 。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線是注釋符號(hào)） END bhv。 電平觸發(fā)型寄存器 THEN Q = D 。實(shí)驗(yàn)四 含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。USE 。 END CNT10。 THEN CQI := (OTHERS =39。EVENT AND CLK=39。 THEN 檢測(cè)是否允許計(jì)數(shù)（同步使能） IF CQI 9 THEN CQI := CQI + 1。 大于9，計(jì)數(shù)值清零 END IF。139。 CQ = CQI。說(shuō)明例中各語(yǔ)句的作用，詳細(xì)描述示例的功能特點(diǎn)，給出其所有信號(hào)的時(shí)序仿真波形。（3）使用SignalTap II對(duì)此計(jì)數(shù)器進(jìn)行實(shí)時(shí)測(cè)試。實(shí)驗(yàn)五 8位數(shù)碼掃描顯示電路設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)硬件掃描顯示電路的設(shè)計(jì)。根據(jù)這種電路狀況，如果希望在8個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得8個(gè)選通信號(hào)kk…k8分別被單獨(dú)選通，并在此同時(shí)，在段信號(hào)輸入口加上希望在該對(duì)應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號(hào)的掃變，就能實(shí)現(xiàn)掃描顯示的目的。USE 。 段控制信號(hào)輸出 BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。BEGINP1：PROCESS( CNT8 ) BEGIN CASE CNT8 IS WHEN 000 = BT = 00000001 。 WHEN 010 = BT = 00000100 。 WHEN 100 = BT = 00010000 。 WHEN 110 = BT = 01000000 。 WHEN OTHERS = NULL 。EVENT AND CLK = 39。 END PROCESS P2 。 WHEN 3 = SG = 1001111。 WHEN 7 = SG = 0000111。 WHEN 11 = SG = 1111100。 WHEN 15 = SG = 1110001。 END。將GW48EDA系統(tǒng)左下方的撥碼開(kāi)關(guān)全部向上撥，這時(shí)實(shí)驗(yàn)系統(tǒng)的8個(gè)數(shù)碼管構(gòu)成圖51的電路結(jié)構(gòu)，時(shí)鐘CLK可選擇clock0，通過(guò)跳線選擇16384Hz信號(hào)。緩沖器中的數(shù)據(jù)可以通過(guò)不同方式鎖入，如來(lái)自A/D采樣的數(shù)據(jù)、來(lái)自分時(shí)鎖入的數(shù)據(jù)、來(lái)自串行方式輸入的數(shù)據(jù)，或來(lái)自單片機(jī)等。圖61 當(dāng)給出不同輸入值D時(shí)，F(xiàn)OUT輸出不同頻率(CLK周期=50ns)4．仿真輸入不同的CLK頻率和預(yù)置值D，給出如圖61所示的時(shí)序波形。（2）將例61擴(kuò)展成16位分頻器，并提出此項(xiàng)設(shè)計(jì)的實(shí)用示例，如PWM的設(shè)計(jì)等。USE 。END。EVENT AND CLK = 39。139。 且輸出溢出標(biāo)志信號(hào)FULL為低電平 END IF。 BEGIN IF FULL39。 如果溢出標(biāo)志信號(hào)FULL為高電平，D觸發(fā)器輸出取反 IF CNT2 = 39。 ELSE FOUT = 39。 END PROCESS P_DIV 。3．實(shí)驗(yàn)內(nèi)容（1）根據(jù)例71，在Quartus II上完成正弦信號(hào)發(fā)生器設(shè)計(jì)，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件）。 正弦信號(hào)發(fā)生器源文件USE 。8位波形數(shù)據(jù)輸出END。END COMPONENT。139。u1 : data_rom PORT MAP(address=Q1, q = DOUT,inclock=CLK)。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。如果希望對(duì)輸出信號(hào)進(jìn)行濾波，將GW48系統(tǒng)左下角的撥碼開(kāi)關(guān)的“8”向下?lián)埽瑒t波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。地址發(fā)生器的時(shí)鐘CLK的輸入頻率f0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)（在此選擇64點(diǎn)），以及D/A輸出的頻率f的關(guān)系是： f = f0 /64 圖71 正弦信號(hào)發(fā)生器結(jié)構(gòu)圖（2）創(chuàng)建工程 （3）編譯前設(shè)置在對(duì)工程進(jìn)行編譯處理前，必須作好必要的設(shè)置。4．實(shí)驗(yàn)報(bào)告根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括設(shè)計(jì)原理、程序設(shè)計(jì)、程序分析、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程。轉(zhuǎn)換時(shí)間約100μs，含鎖存控制的8路多路開(kāi)關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。USE 。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC。 信號(hào)通道最低位控制信號(hào)LOCK0 : OUT STD_LOGIC。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。139。139。039。039。 0809初始化 WHEN st1=ALE=39。LOCK=39。 next_state = st2。039。039。 EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。START=39。OE=39。039。139。 WHEN OTHERS = next_state = st0。EVENT AND CLK=39。 END PROCESS REG 。EVENT THEN REGL = D 。圖81 ADC0809工作時(shí)序3．實(shí)驗(yàn)內(nèi)容利用QuartusII對(duì)例81進(jìn)行文本編輯輸入和仿真測(cè)試；給出仿真波形。；clock0的短路帽接可選12MHz、6MHz、65536Hz等頻率；按動(dòng)一次右側(cè)的復(fù)位鍵；用螺絲刀旋轉(zhuǎn)GW48系統(tǒng)左下角的精密電位器，以便為ADC0809提供變化的待測(cè)模擬信號(hào)（注意，這時(shí)必須在例81中賦值：ADDA = 39。數(shù)碼管2和1也將顯示同樣數(shù)據(jù)，此數(shù)據(jù)直接來(lái)自0809的數(shù)據(jù)口。實(shí)驗(yàn)九 比較器和D/A器件實(shí)現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)較復(fù)雜狀態(tài)機(jī)的設(shè)計(jì)。由此數(shù)即可算得vi的大小。向FPGA下載文件后，打開(kāi)+/12V電源；clock0接65536Hz。由于“AIN1”口與電位器相接，所以必須將“AIN1”與“AIN0”短接，“AIN0”就能獲得電位器輸出的作為被測(cè)信號(hào)的電壓了。圖91 比較器和D/A構(gòu)成A/D電路框圖。ENTITY DAC2AD