eda試卷及答案很好的eda技術(shù)復(fù)習(xí)資料(完整版)
【正文】 ，結(jié)構(gòu)體描述_____B___。USE 。 THEN 邊沿檢測(cè) IF Q1 10 THEN Q1 = (OTHERS = 39。END bhv。ARCHITECTURE bhv OF bmux ISBEGIN y = A when sel = 39。 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 15 END PROCESS。 26 WHEN 0111 = LED7S = 0000111。四、閱讀下列VHDL程序，畫出原理圖（RTL級(jí)）LIBRARY IEEE。 d = (a OR b)AND(a NAND b)。END CNT1024。139。 END IF。ENTITY TRI_STATE IS PORT ( E, A : IN STD_LOGIC。Z39?？刂破鳎╟ontrol）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。architecture one of addr_t is signal tmp : std_logic_vector (9 downto 0)。)。use 。 signal cst, nst : con_st。139。 end process。 lock = 39。139。 when s4 = rc = 39。 LOCKP : process (lock) begin if lock = 39。 (或者為NOT LOCK，延后半個(gè)時(shí)鐘)end behav。 試用例化語句，對(duì)整個(gè)FPGA采集控制模塊進(jìn)行VHDL描述library ieee。architecture one of daco is ponent control is port ( addata : in std_logic_vector (11 downto 0)。 ponent adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 signal clkinc : std_logic。16。begin u1 : control port map (addata = addata, status = status, clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc, k12_8 = k12_8, clkinc = clkinc, rddata = rds)。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 cs, ce, a0, rc, k12_8, clkinc : out std_logic。entity daco is port ( clk, tclr, status : in std_logic。 寫入數(shù)據(jù) wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 and lock39。 lock = 39。039。 nst = s2。139。039。 signal reg12 : std_logic_vector (11 downto 0)。entity control is port ( addata : in std_logic_vector (11 downto 0)。 end if。event and clkinc = 39。試分別回答問題下面列出了AD574的控制方式和控制時(shí)序圖AD574邏輯控制真值表（X表示任意）CECSRCK12_8A0工 作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動(dòng)12位轉(zhuǎn)換100X1啟動(dòng)8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個(gè)0有效AD574工作時(shí)序：1. 要求AD574工作在12位轉(zhuǎn)換模式，K12_A0在control中如何設(shè)置K12_8為‘1’，A0為‘0’2. 試畫出control的狀態(tài)機(jī)的狀態(tài)圖類似書上圖843. 對(duì)地址計(jì)數(shù)器模塊進(jìn)行VHDL描述輸入端口：clkinc 計(jì)數(shù)脈沖 tclr 計(jì)數(shù)器清零輸出端口：rdaddr RAM讀出地址，位寬10位library ieee。Z39。 B : OUT STD_LOGIC)。 END IF。EVENT THEN IF LOAD = 39。 BEGIN IF RST = 39。五、請(qǐng)按題中要求寫出相應(yīng)VHDL程序1. 帶計(jì)數(shù)使能的異步復(fù)位計(jì)數(shù)器輸入端口： clk 時(shí)鐘信號(hào)rst 異步復(fù)位信號(hào)en 計(jì)數(shù)使能load 同步裝載data （裝載）數(shù)據(jù)輸入，位寬為10輸出端口： q 計(jì)數(shù)輸出，位寬為10LIBRARY IEEE。ENTITY HAD IS PORT ( a : IN STD_LOGIC。 28 WHEN 1001 = LED7S = 1101111。 20 WHEN 0001 = LED7S = 0000110。 7ARCHITECTURE one OF LED7SEG IS 8 SIGNAL TMP : STD_LOGIC。 ELSE B。LIBRARY IEEE。)。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。P238A. 流水線設(shè)計(jì) B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是___B____。P25A. 軟IP B. 固
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