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2024-10-22 11:35 本頁面
【正文】 end one。 u2 : addr_t port map (clkinc = clkinc, tclr = tclr, wraddr = wraddr)。 signal rds : std_logic_vector (11 downto 0)。 讀地址 wren : IN STD_LOGIC := 39。 end ponent。 rddata : out std_logic_vector (11 downto 0) )。end daco。 addata : in std_logic_vector (11 downto 0)。END adram。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 clkinc = lock。event then reg12 = addata。 end process。039。 nst = s4。 when s3 = rc = 39。 rc = 39。 when s2 = if status = 39。039。 lock = 39。 end if。 REGP : process (clk) begin if clk39。 ce = 39。begin a0 = 39。architecture behav of control is type con_st is (s0, s1, s2, s3, s4)。 status, clk : in std_logic。4. 根據(jù)狀態(tài)圖，試對control進行VHDL描述library ieee。 end if。039。139。end addr_t。use 。六、綜合題下圖是一個A/D采集系統(tǒng)的部分，要求設(shè)計其中的FPGA采集控制模塊，該模塊由三個部分構(gòu)成：控制器（Control）、地址計數(shù)器（addrt）、內(nèi)嵌雙口RAM（adram）。 Y = A。 Y = 39。END TRI_STATE。USE 。 Q = Q1。 THEN Q1 := Q1 + 1。139。 ELSIF CLK = 39。139。 Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) )。USE 。ARCHITECTURE fh1 OF HAD ISBEGIN c = NOT(a NAND b)。 b : IN STD_LOGIC。錯誤2 行號： 29 程序改為：該語句后添加 WHEN OTHERS = LED7S = 0000000。 29 END CASE。 25 WHEN 0110 = LED7S = 1111101。 21 WHEN 0010 = LED7S = 1011011。 14 END IF。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。 4 CLK : IN STD_LOGIC。END bhv。END bmux。USE 。 Q = Q1。 置零 ELSE Q1 = Q1 + 1 。139。END CNT10。USE 。P134A. 立即完成 B. 在進程的最后完成C. 按順序完成 D. 都不對9. 不完整的IF語句，其綜合結(jié)果可實現(xiàn)__A__。5. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過___A__實現(xiàn)其邏輯功能。P15A. 綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程。END adram。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)?？刂破鳎╟ontrol）是一個狀態(tài)機，完成AD574的控制，和adram的寫入操作。ARCHITECTURE fh1 OF HAD ISBEGIN c = NOT(a NAND b)。 b : IN STD_LOGIC。 31END one。 27 WHEN 1000 = LED7S = 1111111。 23 WHEN 0100 = LED7S = 1100110。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。139。 6END LED7SEG。 1USE 。139。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。2. 下面是一個多路選擇器的VHDL描述，試補充完整。 加1 END IF。BEGIN PROCESS (CLK) _______ IF __________________ THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC 。A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進制計數(shù)器的VHDL描述，試補充完整。A. 器件外部特性 B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能 D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；下列方法中______
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