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【正文】 one。end control。139。 then cst = nst。 when s1 = rc = 39。 end if。139。 end case。 rddata = reg12。 寫使能 q : OUT STD_LOGIC_VECTOR (11 DOWNTO 0) 讀出數(shù)據(jù) )。 rddata : out std_logic_vector (11 downto 0) )。 wraddr : out std_logic_vector (9 downto 0) )。 END ponent。, q = rddata)。 u3 : adram port map (data = rds, wraddress = wraddr, rdaddress = rdaddr, wren = 39。139。 end ponent。 rdaddr : in std_logic_vector (9 downto 0)。 讀地址 wren : IN STD_LOGIC := 39。 end if。 nst = s0。139。139。039。event and clk = 39。039。 cs, ce, a0, rc, k12_8, clkinc : out std_logic。 end process。 then if tclr = 39。use 。 END IF。ARCHITECTURE BEHAV OF TRI_STATE ISBEGIN PROCESS (E, A, Y) BEGIN IF E = 39。 END PROCESS。 THEN Q1 := DATA。 THEN Q1 := (OTHERS = 39。USE 。 c : OUT STD_LOGIC。 30 END PROCESS。 22 WHEN 0011 = LED7S = 1001111。EVENT AND CLK = 39。三、VHDL程序改錯(cuò)仔細(xì)閱讀下列程序，回答問題LIBRARY IEEE。ENTITY bmux IS PORT ( sel : IN STD_LOGIC。 加1 END IF。ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。P147A. 時(shí)序邏輯電路 B. 組合邏輯電路C. 雙向電路 D. 三態(tài)控制電路10. 狀態(tài)機(jī)編碼方式中，其中__A__占用觸發(fā)器較多，但其簡單的編碼方式可減少狀態(tài)譯碼組合邏輯資源，且易于控制非法狀態(tài)。B. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件。 讀地址 wren : IN STD_LOGIC := 39。 d = (a OR b)AND(a NAND b)。 321. 在程序中存在兩處錯(cuò)誤，試指出，并說明理由：2. 修改相應(yīng)行的程序：錯(cuò)誤1 行號： 程序改為：錯(cuò)誤2 行號： 程序改為：四、閱讀下列VHDL程序，畫出原理圖（RTL級）LIBRARY IEEE。 24 WHEN 0101 = LED7S = 1101101。 THEN 13 TMP = A。 2ENTITY LED7SEG IS 3PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 Y : ____ STD_LOGIC_VECTOR(___ DOWNTO 0)) 。 END IF。 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) 。A. 流水線設(shè)計(jì) B. 資源共享C. 邏輯優(yōu)化 D. 串行化8. 進(jìn)程中的信號賦值語句，其信號更新是_________。A. 軟IP B. 固IPC. 硬IP D. 全對4. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對綜合的描述中，_________是錯(cuò)誤的。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。BEGIN PROCESS (CLK) _______ IF __________________ THEN 邊沿檢測 IF Q1 10 THEN Q1 = (OTHERS = 39。2. 下面是一個(gè)多路選擇器的VHDL描述，試補(bǔ)充完整。139。 6END LED7SEG。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 27 WHEN 1000 = LED7S = 1111111。 b : IN STD_LOGIC?？刂破鳎╟ontrol）是一個(gè)狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。END adram。5. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過___A__實(shí)現(xiàn)其邏輯功能。USE 。139。 Q = Q1。END bmux。 4 CLK : IN STD_LOGIC。 14 END IF。 25 WHEN 0110 = LED7S = 1111101。錯(cuò)誤2 行號： 29 程序改為：該語句后添加 WHEN OT
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